traffic.tan.rpt

CPLD开发板VHDL源程序并附上开发板的原理图

; N/A   ; None         ; 15.402 ns  ; first[0]   ; dataout[4] ; clk        ;
; N/A   ; None         ; 15.373 ns  ; first[0]   ; dataout[5] ; clk        ;
; N/A   ; None         ; 15.340 ns  ; first[2]   ; dataout[3] ; clk        ;
; N/A   ; None         ; 15.258 ns  ; first[3]   ; dataout[6] ; clk        ;
; N/A   ; None         ; 15.128 ns  ; first[2]   ; dataout[1] ; clk        ;
; N/A   ; None         ; 15.124 ns  ; first[2]   ; dataout[4] ; clk        ;
; N/A   ; None         ; 15.121 ns  ; first[2]   ; dataout[7] ; clk        ;
; N/A   ; None         ; 15.121 ns  ; first[2]   ; dataout[2] ; clk        ;
; N/A   ; None         ; 15.102 ns  ; second[3]  ; dataout[1] ; clk        ;
; N/A   ; None         ; 15.100 ns  ; first[1]   ; dataout[1] ; clk        ;
; N/A   ; None         ; 15.096 ns  ; second[3]  ; dataout[4] ; clk        ;
; N/A   ; None         ; 15.095 ns  ; second[3]  ; dataout[2] ; clk        ;
; N/A   ; None         ; 15.093 ns  ; second[3]  ; dataout[7] ; clk        ;
; N/A   ; None         ; 15.093 ns  ; first[1]   ; dataout[2] ; clk        ;
; N/A   ; None         ; 15.091 ns  ; first[1]   ; dataout[7] ; clk        ;
; N/A   ; None         ; 15.085 ns  ; first[1]   ; dataout[4] ; clk        ;
; N/A   ; None         ; 15.050 ns  ; state[0]   ; lightG[2]  ; clk        ;
; N/A   ; None         ; 15.050 ns  ; state[0]   ; lightG[1]  ; clk        ;
; N/A   ; None         ; 15.050 ns  ; state[0]   ; lightG[0]  ; clk        ;
; N/A   ; None         ; 15.004 ns  ; first[1]   ; dataout[5] ; clk        ;
; N/A   ; None         ; 14.855 ns  ; second[3]  ; dataout[6] ; clk        ;
; N/A   ; None         ; 14.842 ns  ; second[2]  ; dataout[3] ; clk        ;
; N/A   ; None         ; 14.797 ns  ; state[0]   ; lightY[3]  ; clk        ;
; N/A   ; None         ; 14.797 ns  ; state[0]   ; lightY[2]  ; clk        ;
; N/A   ; None         ; 14.797 ns  ; state[0]   ; lightY[1]  ; clk        ;
; N/A   ; None         ; 14.738 ns  ; state[1]   ; lightR[3]  ; clk        ;
; N/A   ; None         ; 14.738 ns  ; state[1]   ; lightR[2]  ; clk        ;
; N/A   ; None         ; 14.738 ns  ; state[1]   ; lightR[0]  ; clk        ;
; N/A   ; None         ; 14.630 ns  ; second[2]  ; dataout[1] ; clk        ;
; N/A   ; None         ; 14.626 ns  ; second[2]  ; dataout[4] ; clk        ;
; N/A   ; None         ; 14.623 ns  ; second[2]  ; dataout[7] ; clk        ;
; N/A   ; None         ; 14.623 ns  ; second[2]  ; dataout[2] ; clk        ;
; N/A   ; None         ; 14.596 ns  ; state[1]   ; lightG[2]  ; clk        ;
; N/A   ; None         ; 14.596 ns  ; state[1]   ; lightG[1]  ; clk        ;
; N/A   ; None         ; 14.596 ns  ; state[1]   ; lightG[0]  ; clk        ;
; N/A   ; None         ; 14.532 ns  ; state[0]   ; lightR[3]  ; clk        ;
; N/A   ; None         ; 14.532 ns  ; state[0]   ; lightR[2]  ; clk        ;
; N/A   ; None         ; 14.532 ns  ; state[0]   ; lightR[0]  ; clk        ;
; N/A   ; None         ; 14.434 ns  ; state[1]   ; lightY[3]  ; clk        ;
; N/A   ; None         ; 14.434 ns  ; state[1]   ; lightY[2]  ; clk        ;
; N/A   ; None         ; 14.434 ns  ; state[1]   ; lightY[1]  ; clk        ;
; N/A   ; None         ; 14.259 ns  ; en_xhdl[1] ; en[1]      ; clk        ;
; N/A   ; None         ; 13.841 ns  ; state[0]   ; lightG[3]  ; clk        ;
; N/A   ; None         ; 13.714 ns  ; state[0]   ; lightY[0]  ; clk        ;
; N/A   ; None         ; 13.668 ns  ; state[1]   ; lightR[1]  ; clk        ;
; N/A   ; None         ; 13.462 ns  ; state[0]   ; lightR[1]  ; clk        ;
; N/A   ; None         ; 13.387 ns  ; state[1]   ; lightG[3]  ; clk        ;
; N/A   ; None         ; 13.351 ns  ; state[1]   ; lightY[0]  ; clk        ;
; N/A   ; None         ; 12.610 ns  ; en_xhdl[0] ; en[0]      ; clk        ;
+-------+--------------+------------+------------+------------+------------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Sun Jun 01 21:53:09 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off traffic -c traffic
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected ripple clock "div_cnt[15]" as buffer
    Info: Detected ripple clock "div_cnt[24]" as buffer
Info: Clock "clk" has Internal fmax of 138.68 MHz between source register "second[3]" and destination register "second[0]" (period= 7.211 ns)
    Info: + Longest register to register delay is 6.502 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X4_Y2_N4; Fanout = 3; REG Node = 'second[3]'
        Info: 2: + IC(0.914 ns) + CELL(0.914 ns) = 1.828 ns; Loc. = LC_X4_Y2_N3; Fanout = 9; COMB Node = 'Equal1~71'
        Info: 3: + IC(1.448 ns) + CELL(0.511 ns) = 3.787 ns; Loc. = LC_X3_Y2_N8; Fanout = 4; COMB Node = 'second[3]~1099'
        Info: 4: + IC(1.911 ns) + CELL(0.804 ns) = 6.502 ns; Loc. = LC_X4_Y2_N1; Fanout = 6; REG Node = 'second[0]'
        Info: Total cell delay = 2.229 ns ( 34.28 % )
        Info: Total interconnect delay = 4.273 ns ( 65.72 % )
    Info: - Smallest clock skew is 0.000 ns
        Info: + Shortest clock path from clock "clk" to destination register is 7.919 ns
            Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 25; CLK Node = 'clk'
            Info: 2: + IC(1.267 ns) + CELL(1.294 ns) = 3.724 ns; Loc. = LC_X4_Y3_N6; Fanout = 11; REG Node = 'div_cnt[24]'
            Info: 3: + IC(3.277 ns) + CELL(0.918 ns) = 7.919 ns; Loc. = LC_X4_Y2_N1; Fanout = 6; REG Node = 'second[0]'
            Info: Total cell delay = 3.375 ns ( 42.62 % )
            Info: Total interconnect delay = 4.544 ns ( 57.38 % )
        Info: - Longest clock path from clock "clk" to source register is 7.919 ns
            Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14;