state_machine.hier_info

一些Verilog学习程序B

|state_machine
clk => cnt[23].CLK
clk => cnt[22].CLK
clk => cnt[21].CLK
clk => cnt[20].CLK
clk => cnt[19].CLK
clk => cnt[18].CLK
clk => cnt[17].CLK
clk => cnt[16].CLK
clk => cnt[15].CLK
clk => cnt[14].CLK
clk => cnt[13].CLK
clk => cnt[12].CLK
clk => cnt[11].CLK
clk => cnt[10].CLK
clk => cnt[9].CLK
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => state~8.IN1
rst => cnt[23].ACLR
rst => cnt[22].ACLR
rst => cnt[21].ACLR
rst => cnt[20].ACLR
rst => cnt[19].ACLR
rst => cnt[18].ACLR
rst => cnt[17].ACLR
rst => cnt[16].ACLR
rst => cnt[15].ACLR
rst => cnt[14].ACLR
rst => cnt[13].ACLR
rst => cnt[12].ACLR
rst => cnt[11].ACLR
rst => cnt[10].ACLR
rst => cnt[9].ACLR
rst => cnt[8].ACLR
rst => cnt[7].ACLR
rst => cnt[6].ACLR
rst => cnt[5].ACLR
rst => cnt[4].ACLR
rst => cnt[3].ACLR
rst => cnt[2].ACLR
rst => cnt[1].ACLR
rst => cnt[0].ACLR
rst => state~9.IN1
c[0] <= <VCC>
c[1] <= WideOr3.DB_MAX_OUTPUT_PORT_TYPE
c[2] <= WideOr2.DB_MAX_OUTPUT_PORT_TYPE
c[3] <= WideOr1.DB_MAX_OUTPUT_PORT_TYPE
c[4] <= WideOr0.DB_MAX_OUTPUT_PORT_TYPE
c[5] <= state.state2.DB_MAX_OUTPUT_PORT_TYPE
c[6] <= c~1.DB_MAX_OUTPUT_PORT_TYPE
c[7] <= c~0.DB_MAX_OUTPUT_PORT_TYPE
en[0] <= <GND>
en[1] <= <GND>
en[2] <= <GND>
en[3] <= <GND>
en[4] <= <GND>
en[5] <= <GND>
en[6] <= <GND>
en[7] <= <GND>