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Timing Analyzer report for mux8
Wed Dec 03 08:13:28 2008
Version 5.0 Build 148 04/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. tpd
5. Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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+--------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+------+-------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------+-------+------------+----------+--------------+
; Worst-case tpd ; N/A ; None ; 25.737 ns ; b[2] ; p[15] ; ; ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+------+-------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2C8Q208C8 ; ; ; ;
; Timing Models ; Preliminary ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+------+-------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+------+-------+
; N/A ; None ; 25.737 ns ; b[2] ; p[14] ;
; N/A ; None ; 25.737 ns ; b[2] ; p[15] ;
; N/A ; None ; 25.693 ns ; b[1] ; p[14] ;
; N/A ; None ; 25.693 ns ; b[1] ; p[15] ;
; N/A ; None ; 25.264 ns ; a[5] ; p[14] ;
; N/A ; None ; 25.264 ns ; a[5] ; p[15] ;
; N/A ; None ; 25.154 ns ; b[2] ; p[13] ;
; N/A ; None ; 25.110 ns ; b[1] ; p[13] ;
; N/A ; None ; 25.003 ns ; b[2] ; p[12] ;
; N/A ; None ; 24.959 ns ; b[1] ; p[12] ;
; N/A ; None ; 24.882 ns ; b[0] ; p[14] ;
; N/A ; None ; 24.882 ns ; b[0] ; p[15] ;
; N/A ; None ; 24.759 ns ; b[3] ; p[14] ;
; N/A ; None ; 24.759 ns ; b[3] ; p[15] ;
; N/A ; None ; 24.746 ns ; a[4] ; p[14] ;
; N/A ; None ; 24.746 ns ; a[4] ; p[15] ;
; N/A ; None ; 24.681 ns ; a[5] ; p[13] ;
; N/A ; None ; 24.530 ns ; a[5] ; p[12] ;
; N/A ; None ; 24.387 ns ; b[2] ; p[11] ;
; N/A ; None ; 24.343 ns ; b[1] ; p[11] ;
; N/A ; None ; 24.299 ns ; b[0] ; p[13] ;
; N/A ; None ; 24.176 ns ; b[3] ; p[13] ;
; N/A ; None ; 24.163 ns ; a[4] ; p[13] ;
; N/A ; None ; 24.148 ns ; b[0] ; p[12] ;
; N/A ; None ; 24.128 ns ; a[6] ; p[14] ;
; N/A ; None ; 24.128 ns ; a[6] ; p[15] ;
; N/A ; None ; 24.025 ns ; b[3] ; p[12] ;
; N/A ; None ; 24.012 ns ; a[4] ; p[12] ;
; N/A ; None ; 23.914 ns ; a[5] ; p[11] ;
; N/A ; None ; 23.873 ns ; a[7] ; p[14] ;
; N/A ; None ; 23.873 ns ; a[7] ; p[15] ;
; N/A ; None ; 23.827 ns ; b[2] ; p[10] ;
; N/A ; None ; 23.783 ns ; b[1] ; p[10] ;
; N/A ; None ; 23.545 ns ; a[6] ; p[13] ;
; N/A ; None ; 23.532 ns ; b[0] ; p[11] ;
; N/A ; None ; 23.409 ns ; b[3] ; p[11] ;
; N/A ; None ; 23.396 ns ; a[4] ; p[11] ;
; N/A ; None ; 23.394 ns ; a[6] ; p[12] ;
; N/A ; None ; 23.354 ns ; a[5] ; p[10] ;
; N/A ; None ; 23.300 ns ; b[4] ; p[14] ;
; N/A ; None ; 23.300 ns ; b[4] ; p[15] ;
; N/A ; None ; 23.290 ns ; a[7] ; p[13] ;
; N/A ; None ; 23.139 ns ; a[7] ; p[12] ;
; N/A ; None ; 22.972 ns ; b[0] ; p[10] ;
; N/A ; None ; 22.849 ns ; b[3] ; p[10] ;
; N/A ; None ; 22.836 ns ; a[4] ; p[10] ;
; N/A ; None ; 22.778 ns ; a[6] ; p[11] ;
; N/A ; None ; 22.717 ns ; b[4] ; p[13] ;
; N/A ; None ; 22.566 ns ; b[4] ; p[12] ;
; N/A ; None ; 22.561 ns ; b[2] ; p[9] ;
; N/A ; None ; 22.523 ns ; a[7] ; p[11] ;
; N/A ; None ; 22.517 ns ; b[1] ; p[9] ;
; N/A ; None ; 22.218 ns ; a[6] ; p[10] ;
; N/A ; None ; 22.088 ns ; a[5] ; p[9] ;
; N/A ; None ; 21.963 ns ; a[7] ; p[10] ;
; N/A ; None ; 21.950 ns ; b[4] ; p[11] ;
; N/A ; None ; 21.706 ns ; b[0] ; p[9] ;
; N/A ; None ; 21.583 ns ; b[3] ; p[9] ;
; N/A ; None ; 21.570 ns ; a[4] ; p[9] ;
; N/A ; None ; 21.390 ns ; b[4] ; p[10] ;
; N/A ; None ; 21.321 ns ; b[1] ; p[8] ;
; N/A ; None ; 21.208 ns ; a[3] ; p[14] ;
; N/A ; None ; 21.208 ns ; a[3] ; p[15] ;
; N/A ; None ; 21.054 ns ; b[0] ; p[8] ;
; N/A ; None ; 21.044 ns ; b[2] ; p[8] ;
; N/A ; None ; 20.954 ns ; b[3] ; p[8] ;
; N/A ; None ; 20.952 ns ; a[6] ; p[9] ;
; N/A ; None ; 20.840 ns ; b[5] ; p[14] ;
; N/A ; None ; 20.840 ns ; b[5] ; p[15] ;
; N/A ; None ; 20.697 ns ; a[7] ; p[9] ;
; N/A ; None ; 20.625 ns ; a[3] ; p[13] ;
; N/A ; None ; 20.474 ns ; a[3] ; p[12] ;
; N/A ; None ; 20.388 ns ; b[1] ; p[7] ;
; N/A ; None ; 20.257 ns ; b[5] ; p[13] ;
; N/A ; None ; 20.244 ns ; a[4] ; p[8] ;
; N/A ; None ; 20.186 ns ; a[5] ; p[8] ;
; N/A ; None ; 20.124 ns ; b[4] ; p[9] ;
; N/A ; None ; 20.121 ns ; b[0] ; p[7] ;
; N/A ; None ; 20.111 ns ; b[2] ; p[7] ;
; N/A ; None ; 20.106 ns ; b[5] ; p[12] ;
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