_primary.vhd

来自「简单使用的UART通信模块」· VHDL 代码 · 共 11 行

library verilog;
use verilog.vl_types.all;
entity myrs232 is
    port(
        clk             : in     vl_logic;
        rst             : in     vl_logic;
        txd             : out    vl_logic;
        rxd             : in     vl_logic
    );
end myrs232;