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📁 FPGA EP2C5Q288C8 IR-LED 原码,测试OK 打开即用.
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📖 第 1 页 / 共 5 页
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; Timing Models                                                  ; Final              ;      ;     ;             ;
; Default hold multicycle                                        ; Same as Multicycle ;      ;     ;             ;
; Cut paths between unrelated clock domains                      ; On                 ;      ;     ;             ;
; Cut off read during write signal paths                         ; On                 ;      ;     ;             ;
; Cut off feedback from I/O pins                                 ; On                 ;      ;     ;             ;
; Report Combined Fast/Slow Timing                               ; Off                ;      ;     ;             ;
; fmax Requirement                                               ; 50 MHz             ;      ;     ;             ;
; Ignore Clock Settings                                          ; Off                ;      ;     ;             ;
; Analyze latches as synchronous elements                        ; On                 ;      ;     ;             ;
; Enable Recovery/Removal analysis                               ; Off                ;      ;     ;             ;
; Enable Clock Latency                                           ; Off                ;      ;     ;             ;
; Use TimeQuest Timing Analyzer                                  ; Off                ;      ;     ;             ;
; Number of source nodes to report per destination node          ; 10                 ;      ;     ;             ;
; Number of destination nodes to report                          ; 10                 ;      ;     ;             ;
; Number of paths to report                                      ; 200                ;      ;     ;             ;
; Report Minimum Timing Checks                                   ; Off                ;      ;     ;             ;
; Use Fast Timing Models                                         ; Off                ;      ;     ;             ;
; Report IO Paths Separately                                     ; Off                ;      ;     ;             ;
; Perform Multicorner Analysis                                   ; On                 ;      ;     ;             ;
; Reports the worst-case path for each clock domain and analysis ; Off                ;      ;     ;             ;
; Clock Settings                                                 ; clk                ;      ; clk ;             ;
+----------------------------------------------------------------+--------------------+------+-----+-------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                                  ;
+-----------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+
; Clock Node Name ; Clock Setting Name ; Type       ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset    ; Phase offset ;
+-----------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+
; clk~0           ;                    ; PLL output ; 50.0 MHz         ; 0.000 ns      ; 0.000 ns     ; clk      ; 1                     ; 1                   ; -2.203 ns ;              ;
; clk             ; clk                ; User Pin   ; 50.0 MHz         ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
+-----------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk~0'                                                                                                                                                                                                                                                       ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------+----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                        ; To                               ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------------------+----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; 14.675 ns                               ; 187.79 MHz ( period = 5.325 ns )                    ; irrecv:inst2|TimerCnt[0]    ; irrecv:inst2|RecvState.STARTDOWN ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 5.061 ns                ;
; 14.722 ns                               ; 189.47 MHz ( period = 5.278 ns )                    ; irrecv:inst2|TimerCnt[1]    ; irrecv:inst2|RecvState.STARTDOWN ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 5.014 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[1]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[2]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[0]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[3]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[5]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[9]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[4]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[6]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[7]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[8]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[10]      ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[11]      ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[13]      ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[12]      ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 14.959 ns                               ; 198.37 MHz ( period = 5.041 ns )                    ; irrecv:inst2|ClkDevider[0]  ; irrecv:inst2|ClkDevider[14]      ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.777 ns                ;
; 15.005 ns                               ; 200.20 MHz ( period = 4.995 ns )                    ; irrecv:inst2|ClkDevider[3]  ; irrecv:inst2|ClkDevider[1]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.731 ns                ;
; 15.005 ns                               ; 200.20 MHz ( period = 4.995 ns )                    ; irrecv:inst2|ClkDevider[3]  ; irrecv:inst2|ClkDevider[2]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.731 ns                ;
; 15.005 ns                               ; 200.20 MHz ( period = 4.995 ns )                    ; irrecv:inst2|ClkDevider[3]  ; irrecv:inst2|ClkDevider[0]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.731 ns                ;
; 15.005 ns                               ; 200.20 MHz ( period = 4.995 ns )                    ; irrecv:inst2|ClkDevider[3]  ; irrecv:inst2|ClkDevider[3]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.731 ns                ;
; 15.005 ns                               ; 200.20 MHz ( period = 4.995 ns )                    ; irrecv:inst2|ClkDevider[3]  ; irrecv:inst2|ClkDevider[5]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.731 ns                ;
; 15.005 ns                               ; 200.20 MHz ( period = 4.995 ns )                    ; irrecv:inst2|ClkDevider[3]  ; irrecv:inst2|ClkDevider[9]       ; clk~0      ; clk~0    ; 20.000 ns                   ; 19.736 ns                 ; 4.731 ns                ;

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