mx_wave.txt

关于EDA编程的一些程序

module mx_wave(clk,dout,a);
input clk;
//input[7:0] key;
output[2:0] a;
output[7:0] dout;

reg[13:0] ip;
reg[7:0] d1,d2,d3,dout;
//reg[2:0] a;

//wire[7:0] dout=d1;
wire[2:0] a=ip[8:6];

always @(posedge clk)
begin
  ip=ip+32;
end

always @(a)
begin
  case(a)
  0:dout=50;
  1:dout=150;
  2:dout=d1>>1;
  3:dout=d2>>1;
  4:dout=d3>>1;
  5:dout=d1;
  6:dout=d2;
  7:dout=d3;
  endcase
end
 
always @(posedge clk)
begin 
  case(ip[13:8])
   0:begin d1=128;d2= 28;end
   1:begin d1=138;d2= 34;end
   2:begin d1=148;d2= 40;end
   3:begin d1=157;d2= 46;end
   4:begin d1=166;d2= 53;end
   5:begin d1=175;d2= 59;end
   6:begin d1=184;d2= 65;end
   7:begin d1=191;d2= 71;end
   8:begin d1=199;d2= 78;end
   9:begin d1=205;d2= 84;end
  10:begin d1=211;d2= 90;end
  11:begin d1=216;d2= 96;end
  12:begin d1=220;d2=103;end
  13:begin d1=224;d2=109;end
  14:begin d1=226;d2=115;end
  15:begin d1=228;d2=121;end
  16:begin d1=228;d2=128;end
  17:begin d1=228;d2=134;end
  18:begin d1=226;d2=140;end
  19:begin d1=224;d2=146;end
  20:begin d1=220;d2=153;end
  21:begin d1=216;d2=159;end
  22:begin d1=211;d2=165;end
  23:begin d1=205;d2=171;end
  24:begin d1=199;d2=178;end
  25:begin d1=191;d2=184;end
  26:begin d1=184;d2=190;end
  27:begin d1=175;d2=196;end
  28:begin d1=166;d2=203;end
  29:begin d1=157;d2=209;end
  30:begin d1=148;d2=215;end
  31:begin d1=138;d2=221;end
  32:begin d1=128;d2=228;end
  33:begin d1=118;d2=222;end
  34:begin d1=108;d2=216;end
  35:begin d1= 99;d2=210;end
  36:begin d1= 90;d2=203;end
  37:begin d1= 81;d2=197;end
  38:begin d1= 72;d2=191;end
  39:begin d1= 65;d2=185;end
  40:begin d1= 57;d2=178;end
  41:begin d1= 51;d2=172;end
  42:begin d1= 45;d2=166;end
  43:begin d1= 40;d2=160;end
  44:begin d1= 36;d2=153;end
  45:begin d1= 32;d2=147;end
  46:begin d1= 30;d2=141;end
  47:begin d1= 28;d2=135;end
  48:begin d1= 28;d2=128;end
  49:begin d1= 28;d2=122;end
  50:begin d1= 30;d2=116;end
  51:begin d1= 32;d2=110;end
  52:begin d1= 36;d2=103;end
  53:begin d1= 40;d2= 97;end
  54:begin d1= 45;d2= 91;end
  55:begin d1= 51;d2= 85;end
  56:begin d1= 57;d2= 78;end
  57:begin d1= 65;d2= 72;end
  58:begin d1= 72;d2= 66;end
  59:begin d1= 81;d2= 60;end
  60:begin d1= 90;d2= 53;end
  61:begin d1= 99;d2= 47;end
  62:begin d1=108;d2= 41;end
  63:begin d1=118;d2= 35;end
  endcase
end 

always @(posedge clk)
begin
  if(ip[13]) d3=200;
  else d3=25;
end

endmodule