divclk.sim.rpt

实用的任意时钟分频Verilog代码 可以任意分频的！

; |divclk|Add0~1675   ; |divclk|Add0~1675      ; combout          ;
; |divclk|Add0~1675   ; |divclk|Add0~1676      ; cout             ;
; |divclk|Add0~1677   ; |divclk|Add0~1677      ; combout          ;
; |divclk|Add0~1677   ; |divclk|Add0~1678      ; cout0            ;
; |divclk|Add0~1677   ; |divclk|Add0~1678COUT1 ; cout1            ;
; |divclk|Add0~1679   ; |divclk|Add0~1679      ; combout          ;
; |divclk|Add0~1679   ; |divclk|Add0~1680      ; cout0            ;
; |divclk|Add0~1679   ; |divclk|Add0~1680COUT1 ; cout1            ;
; |divclk|Add0~1681   ; |divclk|Add0~1681      ; combout          ;
; |divclk|Add0~1681   ; |divclk|Add0~1682      ; cout0            ;
; |divclk|Add0~1681   ; |divclk|Add0~1682COUT1 ; cout1            ;
; |divclk|Add0~1683   ; |divclk|Add0~1683      ; combout          ;
; |divclk|Add0~1683   ; |divclk|Add0~1684      ; cout0            ;
; |divclk|Add0~1683   ; |divclk|Add0~1684COUT1 ; cout1            ;
; |divclk|Add0~1685   ; |divclk|Add0~1685      ; combout          ;
; |divclk|Add0~1685   ; |divclk|Add0~1686      ; cout             ;
; |divclk|Add0~1687   ; |divclk|Add0~1687      ; combout          ;
; |divclk|Add0~1687   ; |divclk|Add0~1688      ; cout0            ;
; |divclk|Add0~1687   ; |divclk|Add0~1688COUT1 ; cout1            ;
; |divclk|Add0~1689   ; |divclk|Add0~1689      ; combout          ;
; |divclk|Add0~1689   ; |divclk|Add0~1690      ; cout0            ;
; |divclk|Add0~1689   ; |divclk|Add0~1690COUT1 ; cout1            ;
; |divclk|Add0~1691   ; |divclk|Add0~1691      ; combout          ;
; |divclk|Add0~1691   ; |divclk|Add0~1692      ; cout0            ;
; |divclk|Add0~1691   ; |divclk|Add0~1692COUT1 ; cout1            ;
; |divclk|Add0~1693   ; |divclk|Add0~1693      ; combout          ;
; |divclk|Add0~1693   ; |divclk|Add0~1694      ; cout0            ;
; |divclk|Add0~1693   ; |divclk|Add0~1694COUT1 ; cout1            ;
; |divclk|Add0~1695   ; |divclk|Add0~1695      ; combout          ;
; |divclk|s1[7]       ; |divclk|s1[7]          ; regout           ;
; |divclk|s1[6]       ; |divclk|s1[6]          ; regout           ;
; |divclk|s1[9]       ; |divclk|s1[9]          ; regout           ;
; |divclk|s1[10]      ; |divclk|s1[10]         ; regout           ;
; |divclk|s1[11]      ; |divclk|s1[11]         ; regout           ;
; |divclk|s1[8]       ; |divclk|Equal0~2009    ; combout          ;
; |divclk|s1[8]       ; |divclk|s1[8]          ; regout           ;
; |divclk|s1[13]      ; |divclk|s1[13]         ; regout           ;
; |divclk|s1[14]      ; |divclk|s1[14]         ; regout           ;
; |divclk|s1[15]      ; |divclk|s1[15]         ; regout           ;
; |divclk|s1[12]      ; |divclk|Equal0~2010    ; combout          ;
; |divclk|s1[12]      ; |divclk|s1[12]         ; regout           ;
; |divclk|s1[17]      ; |divclk|s1[17]         ; regout           ;
; |divclk|s1[18]      ; |divclk|s1[18]         ; regout           ;
; |divclk|s1[19]      ; |divclk|s1[19]         ; regout           ;
; |divclk|s1[16]      ; |divclk|Equal0~2012    ; combout          ;
; |divclk|s1[16]      ; |divclk|s1[16]         ; regout           ;
; |divclk|s1[21]      ; |divclk|s1[21]         ; regout           ;
; |divclk|s1[22]      ; |divclk|s1[22]         ; regout           ;
; |divclk|s1[23]      ; |divclk|s1[23]         ; regout           ;
; |divclk|s1[20]      ; |divclk|Equal0~2013    ; combout          ;
; |divclk|s1[20]      ; |divclk|s1[20]         ; regout           ;
; |divclk|s1[25]      ; |divclk|s1[25]         ; regout           ;
; |divclk|s1[26]      ; |divclk|s1[26]         ; regout           ;
; |divclk|s1[27]      ; |divclk|s1[27]         ; regout           ;
; |divclk|s1[24]      ; |divclk|Equal0~2014    ; combout          ;
; |divclk|s1[24]      ; |divclk|s1[24]         ; regout           ;
; |divclk|s1[29]      ; |divclk|s1[29]         ; regout           ;
; |divclk|s1[30]      ; |divclk|s1[30]         ; regout           ;
; |divclk|s1[31]      ; |divclk|s1[31]         ; regout           ;
; |divclk|s1[28]      ; |divclk|Equal0~2015    ; combout          ;
; |divclk|s1[28]      ; |divclk|s1[28]         ; regout           ;
; |divclk|Equal0~2016 ; |divclk|Equal0~2016    ; combout          ;
; |divclk|s1[33]      ; |divclk|s1[33]         ; regout           ;
; |divclk|s1[34]      ; |divclk|s1[34]         ; regout           ;
; |divclk|s1[35]      ; |divclk|s1[35]         ; regout           ;
; |divclk|s1[32]      ; |divclk|Equal0~2017    ; combout          ;
; |divclk|s1[32]      ; |divclk|s1[32]         ; regout           ;
; |divclk|s1[37]      ; |divclk|s1[37]         ; regout           ;
; |divclk|s1[38]      ; |divclk|s1[38]         ; regout           ;
; |divclk|s1[39]      ; |divclk|s1[39]         ; regout           ;
; |divclk|s1[36]      ; |divclk|Equal0~2018    ; combout          ;
; |divclk|s1[36]      ; |divclk|s1[36]         ; regout           ;
; |divclk|s1[41]      ; |divclk|s1[41]         ; regout           ;
; |divclk|s1[42]      ; |divclk|s1[42]         ; regout           ;
; |divclk|s1[43]      ; |divclk|s1[43]         ; regout           ;
; |divclk|s1[40]      ; |divclk|Equal0~2019    ; combout          ;
; |divclk|s1[40]      ; |divclk|s1[40]         ; regout           ;
; |divclk|s1[45]      ; |divclk|s1[45]         ; regout           ;
; |divclk|s1[46]      ; |divclk|s1[46]         ; regout           ;
; |divclk|s1[47]      ; |divclk|s1[47]         ; regout           ;
; |divclk|s1[44]      ; |divclk|Equal0~2020    ; combout          ;
; |divclk|s1[44]      ; |divclk|s1[44]         ; regout           ;
; |divclk|Equal0~2021 ; |divclk|Equal0~2021    ; combout          ;
; |divclk|s1[49]      ; |divclk|s1[49]         ; regout           ;
; |divclk|s1[50]      ; |divclk|s1[50]         ; regout           ;
; |divclk|s1[51]      ; |divclk|s1[51]         ; regout           ;
; |divclk|s1[48]      ; |divclk|Equal0~2022    ; combout          ;
; |divclk|s1[48]      ; |divclk|s1[48]         ; regout           ;
; |divclk|s1[53]      ; |divclk|s1[53]         ; regout           ;
; |divclk|s1[54]      ; |divclk|s1[54]         ; regout           ;
; |divclk|s1[55]      ; |divclk|s1[55]         ; regout           ;
; |divclk|s1[52]      ; |divclk|Equal0~2023    ; combout          ;
; |divclk|s1[52]      ; |divclk|s1[52]         ; regout           ;
; |divclk|s1[57]      ; |divclk|s1[57]         ; regout           ;
; |divclk|s1[58]      ; |divclk|s1[58]         ; regout           ;
; |divclk|s1[59]      ; |divclk|s1[59]         ; regout           ;
; |divclk|s1[56]      ; |divclk|Equal0~2024    ; combout          ;
; |divclk|s1[56]      ; |divclk|s1[56]         ; regout           ;
; |divclk|s1[61]      ; |divclk|s1[61]         ; regout           ;
; |divclk|s1[62]      ; |divclk|s1[62]         ; regout           ;
; |divclk|s1[63]      ; |divclk|s1[63]         ; regout           ;
; |divclk|s1[60]      ; |divclk|Equal0~2025    ; combout          ;
; |divclk|s1[60]      ; |divclk|s1[60]         ; regout           ;
; |divclk|Equal0~2026 ; |divclk|Equal0~2026    ; combout          ;
; |divclk|s1[65]      ; |divclk|s1[65]         ; regout           ;
; |divclk|s1[66]      ; |divclk|s1[66]         ; regout           ;
; |divclk|s1[67]      ; |divclk|s1[67]         ; regout           ;
; |divclk|s1[64]      ; |divclk|Equal0~2028    ; combout          ;
; |divclk|s1[64]      ; |divclk|s1[64]         ; regout           ;
; |divclk|s1[69]      ; |divclk|s1[69]         ; regout           ;
; |divclk|s1[70]      ; |divclk|s1[70]         ; regout           ;
; |divclk|s1[71]      ; |divclk|s1[71]         ; regout           ;
; |divclk|s1[68]      ; |divclk|Equal0~2029    ; combout          ;
; |divclk|s1[68]      ; |divclk|s1[68]         ; regout           ;
; |divclk|s1[73]      ; |divclk|s1[73]         ; regout           ;
; |divclk|s1[74]      ; |divclk|s1[74]         ; regout           ;
; |divclk|s1[75]      ; |divclk|s1[75]         ; regout           ;
; |divclk|s1[72]      ; |divclk|Equal0~2030    ; combout          ;
; |divclk|s1[72]      ; |divclk|s1[72]         ; regout           ;
; |divclk|s1[77]      ; |divclk|s1[77]         ; regout           ;
; |divclk|s1[78]      ; |divclk|s1[78]         ; regout           ;
; |divclk|s1[79]      ; |divclk|s1[79]         ; regout           ;
; |divclk|s1[76]      ; |divclk|Equal0~2031    ; combout          ;
; |divclk|s1[76]      ; |divclk|s1[76]         ; regout           ;
; |divclk|Equal0~2032 ; |divclk|Equal0~2032    ; combout          ;
; |divclk|s1[81]      ; |divclk|s1[81]         ; regout           ;
; |divclk|s1[82]      ; |divclk|s1[82]         ; regout           ;
; |divclk|s1[83]      ; |divclk|s1[83]         ; regout           ;
; |divclk|s1[80]      ; |divclk|Equal0~2033    ; combout          ;
; |divclk|s1[80]      ; |divclk|s1[80]         ; regout           ;
; |divclk|s1[85]      ; |divclk|s1[85]         ; regout           ;
; |divclk|s1[86]      ; |divclk|s1[86]         ; regout           ;
; |divclk|s1[87]      ; |divclk|s1[87]         ; regout           ;
; |divclk|s1[84]      ; |divclk|Equal0~2034    ; combout          ;
; |divclk|s1[84]      ; |divclk|s1[84]         ; regout           ;
; |divclk|s1[89]      ; |divclk|s1[89]         ; regout           ;
; |divclk|s1[90]      ; |divclk|s1[90]         ; regout           ;
; |divclk|s1[91]      ; |divclk|s1[91]         ; regout           ;
; |divclk|s1[88]      ; |divclk|Equal0~2035    ; combout          ;
; |divclk|s1[88]      ; |divclk|s1[88]         ; regout           ;
; |divclk|s1[93]      ; |divclk|s1[93]         ; regout           ;
; |divclk|s1[94]      ; |divclk|s1[94]         ; regout           ;
; |divclk|s1[95]      ; |divclk|s1[95]         ; regout           ;
; |divclk|s1[92]      ; |divclk|Equal0~2036    ; combout          ;
; |divclk|s1[92]      ; |divclk|s1[92]         ; regout           ;
; |divclk|Equal0~2037 ; |divclk|Equal0~2037    ; combout          ;
; |divclk|s1[97]      ; |divclk|s1[97]         ; regout           ;
; |divclk|s1[98]      ; |divclk|s1[98]         ; regout           ;
; |divclk|s1[99]      ; |divclk|s1[99]         ; regout           ;
; |divclk|s1[96]      ; |divclk|Equal0~2038    ; combout          ;
; |divclk|s1[96]      ; |divclk|s1[96]         ; regout           ;
+---------------------+------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+-----------------------------------------------------------------+
; Missing 0-Value Coverage                                        ;
+---------------------+------------------------+------------------+
; Node Name           ; Output Port Name       ; Output Port Type ;
+---------------------+------------------------+------------------+
; |divclk|Add0~1507   ; |divclk|Add0~1508      ; cout0            ;
; |divclk|Add0~1509   ; |divclk|Add0~1510      ; cout0            ;
; |divclk|Add0~1509   ; |divclk|Add0~1510COUT1 ; cout1            ;
; |divclk|Add0~1511   ; |divclk|Add0~1511      ; combout          ;
; |divclk|Add0~1511   ; |divclk|Add0~1512      ; cout0            ;
; |divclk|Add0~1511   ; |divclk|Add0~1512COUT1 ; cout1            ;
; |divclk|Add0~1513   ; |divclk|Add0~1513      ; combout          ;
; |divclk|Add0~1513   ; |divclk|Add0~1514      ; cout0            ;
; |divclk|Add0~1513   ; |divclk|Add0~1514COUT1 ; cout1            ;
; |divclk|Add0~1515   ; |divclk|Add0~1515      ; combout          ;
; |divclk|Add0~1515   ; |divclk|Add0~1516      ; cout             ;
; |divclk|Add0~1517   ; |divclk|Add0~1517      ; combout          ;
; |divclk|Add0~1517   ; |divclk|Add0~1518      ; cout0            ;
; |divclk|Add0~1517   ; |divclk|Add0~1518COUT1 ; cout1            ;
; |divclk|Add0~1519   ; |divclk|Add0~1519      ; combout          ;
; |divclk|Add0~1519   ; |divclk|Add0~1520      ; cout0            ;
; |divclk|Add0~1519   ; |divclk|Add0~1520COUT1 ; cout1            ;
; |divclk|Add0~1521   ; |divclk|Add0~1521      ; combout          ;
; |divclk|Add0~1521   ; |divclk|Add0~1522      ; cout0            ;
; |divclk|Add0~1521   ; |divclk|Add0~1522COUT1 ; cout1            ;
; |divclk|Add0~1523   ; |divclk|Add0~1523      ; combout          ;
; |divclk|Add0~1523   ; |divclk|Add0~1524      ; cout0            ;
; |divclk|Add0~1523   ; |divclk|Add0~1524COUT1 ; cout1            ;
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; |divclk|Add0~1525   ; |divclk|Add0~1526      ; cout             ;
; |divclk|Add0~1527   ; |divclk|Add0~1527      ; combout          ;
; |divclk|Add0~1527   ; |divclk|Add0~1528      ; cout0            ;
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; |divclk|Add0~1529   ; |divclk|Add0~1530      ; cout0            ;
; |divclk|Add0~1529   ; |divclk|Add0~1530COUT1 ; cout1            ;
; |divclk|Add0~1531   ; |divclk|Add0~1531      ; combout          ;