divclk.fit.rpt

实用的任意时钟分频Verilog代码 可以任意分频的！

; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/电子/FPGA学习/华清练习/divclk/divclk.pin.


+-------------------------------------------------------------------+
; Fitter Resource Usage Summary                                     ;
+---------------------------------------------+---------------------+
; Resource                                    ; Usage               ;
+---------------------------------------------+---------------------+
; Total logic elements                        ; 209 / 5,980 ( 3 % ) ;
;     -- Combinational with no register       ; 108                 ;
;     -- Register only                        ; 69                  ;
;     -- Combinational with a register        ; 32                  ;
;                                             ;                     ;
; Logic element usage by number of LUT inputs ;                     ;
;     -- 4 input functions                    ; 33                  ;
;     -- 3 input functions                    ; 0                   ;
;     -- 2 input functions                    ; 106                 ;
;     -- 1 input functions                    ; 26                  ;
;     -- 0 input functions                    ; 44                  ;
;                                             ;                     ;
; Logic elements by mode                      ;                     ;
;     -- normal mode                          ; 110                 ;
;     -- arithmetic mode                      ; 99                  ;
;     -- qfbk mode                            ; 25                  ;
;     -- register cascade mode                ; 0                   ;
;     -- synchronous clear/load mode          ; 69                  ;
;     -- asynchronous clear/load mode         ; 0                   ;
;                                             ;                     ;
; Total registers                             ; 101 / 6,523 ( 2 % ) ;
; Total LABs                                  ; 57 / 598 ( 10 % )   ;
; Logic elements in carry chains              ; 100                 ;
; User inserted logic elements                ; 0                   ;
; Virtual pins                                ; 0                   ;
; I/O pins                                    ; 2 / 185 ( 1 % )     ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )      ;
; Global signals                              ; 1                   ;
; M4Ks                                        ; 0 / 20 ( 0 % )      ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )  ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )  ;
; PLLs                                        ; 0 / 2 ( 0 % )       ;
; Global clocks                               ; 1 / 8 ( 13 % )      ;
; Average interconnect usage                  ; 0%                  ;
; Peak interconnect usage                     ; 2%                  ;
; Maximum fan-out node                        ; clk1                ;
; Maximum fan-out                             ; 101                 ;
; Highest non-global fan-out signal           ; Equal0~2039         ;
; Highest non-global fan-out                  ; 7                   ;
; Total fan-out                               ; 592                 ;
; Average fan-out                             ; 2.78                ;
+---------------------------------------------+---------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk1 ; 153   ; 3        ; 35           ; 12           ; 1           ; 101                   ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                             ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load  ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; clk2 ; 7     ; 1        ; 0            ; 18           ; 1           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+


+----------------------------------------------------------+
; I/O Bank Usage                                           ;
+----------+----------------+---------------+--------------+
; I/O Bank ; Usage          ; VCCIO Voltage ; VREF Voltage ;
+----------+----------------+---------------+--------------+
; 1        ; 3 / 44 ( 7 % ) ; 3.3V          ; --           ;
; 2        ; 0 / 48 ( 0 % ) ; 3.3V          ; --           ;
; 3        ; 1 / 45 ( 2 % ) ; 3.3V          ; --           ;
; 4        ; 0 / 48 ( 0 % ) ; 3.3V          ; --           ;
+----------+----------------+---------------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                       ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                           ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1        ; 0          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 2        ; 1          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 3        ; 2          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 4        ; 3          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 5        ; 4          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 6        ; 5          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; 7        ; 6          ; 1        ; clk2                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 8        ; 7          ; 1        ; RESERVED_INPUT                           ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;