divclk.hier_info

实用的任意时钟分频Verilog代码 可以任意分频的！

|divclk
clk1 => s1[99].CLK
clk1 => s1[98].CLK
clk1 => s1[97].CLK
clk1 => s1[96].CLK
clk1 => s1[95].CLK
clk1 => s1[94].CLK
clk1 => s1[93].CLK
clk1 => s1[92].CLK
clk1 => s1[91].CLK
clk1 => s1[90].CLK
clk1 => s1[89].CLK
clk1 => s1[88].CLK
clk1 => s1[87].CLK
clk1 => s1[86].CLK
clk1 => s1[85].CLK
clk1 => s1[84].CLK
clk1 => s1[83].CLK
clk1 => s1[82].CLK
clk1 => s1[81].CLK
clk1 => s1[80].CLK
clk1 => s1[79].CLK
clk1 => s1[78].CLK
clk1 => s1[77].CLK
clk1 => s1[76].CLK
clk1 => s1[75].CLK
clk1 => s1[74].CLK
clk1 => s1[73].CLK
clk1 => s1[72].CLK
clk1 => s1[71].CLK
clk1 => s1[70].CLK
clk1 => s1[69].CLK
clk1 => s1[68].CLK
clk1 => s1[67].CLK
clk1 => s1[66].CLK
clk1 => s1[65].CLK
clk1 => s1[64].CLK
clk1 => s1[63].CLK
clk1 => s1[62].CLK
clk1 => s1[61].CLK
clk1 => s1[60].CLK
clk1 => s1[59].CLK
clk1 => s1[58].CLK
clk1 => s1[57].CLK
clk1 => s1[56].CLK
clk1 => s1[55].CLK
clk1 => s1[54].CLK
clk1 => s1[53].CLK
clk1 => s1[52].CLK
clk1 => s1[51].CLK
clk1 => s1[50].CLK
clk1 => s1[49].CLK
clk1 => s1[48].CLK
clk1 => s1[47].CLK
clk1 => s1[46].CLK
clk1 => s1[45].CLK
clk1 => s1[44].CLK
clk1 => s1[43].CLK
clk1 => s1[42].CLK
clk1 => s1[41].CLK
clk1 => s1[40].CLK
clk1 => s1[39].CLK
clk1 => s1[38].CLK
clk1 => s1[37].CLK
clk1 => s1[36].CLK
clk1 => s1[35].CLK
clk1 => s1[34].CLK
clk1 => s1[33].CLK
clk1 => s1[32].CLK
clk1 => s1[31].CLK
clk1 => s1[30].CLK
clk1 => s1[29].CLK
clk1 => s1[28].CLK
clk1 => s1[27].CLK
clk1 => s1[26].CLK
clk1 => s1[25].CLK
clk1 => s1[24].CLK
clk1 => s1[23].CLK
clk1 => s1[22].CLK
clk1 => s1[21].CLK
clk1 => s1[20].CLK
clk1 => s1[19].CLK
clk1 => s1[18].CLK
clk1 => s1[17].CLK
clk1 => s1[16].CLK
clk1 => s1[15].CLK
clk1 => s1[14].CLK
clk1 => s1[13].CLK
clk1 => s1[12].CLK
clk1 => s1[11].CLK
clk1 => s1[10].CLK
clk1 => s1[9].CLK
clk1 => s1[8].CLK
clk1 => s1[7].CLK
clk1 => s1[6].CLK
clk1 => s1[5].CLK
clk1 => s1[4].CLK
clk1 => s1[3].CLK
clk1 => s1[2].CLK
clk1 => s1[1].CLK
clk1 => s1[0].CLK
clk1 => clk2~reg0.CLK
clk2 <= clk2~reg0.DB_MAX_OUTPUT_PORT_TYPE