📄 ram_regs.rpt
字号:
A23 7/ 8( 87%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
A25 7/ 8( 87%) 3/ 8( 37%) 1/ 8( 12%) 0/2 0/2 10/22( 45%)
A27 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 11/22( 50%)
A28 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 1/2 1/2 12/22( 54%)
A29 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
A31 8/ 8(100%) 0/ 8( 0%) 6/ 8( 75%) 1/2 1/2 6/22( 27%)
A32 7/ 8( 87%) 1/ 8( 12%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
B11 7/ 8( 87%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 11/22( 50%)
B13 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 5/22( 22%)
B16 7/ 8( 87%) 1/ 8( 12%) 1/ 8( 12%) 1/2 1/2 11/22( 50%)
B19 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
B20 7/ 8( 87%) 2/ 8( 25%) 1/ 8( 12%) 0/2 0/2 10/22( 45%)
B22 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 1/2 1/2 11/22( 50%)
B23 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
B24 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
B25 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 12/22( 54%)
B28 4/ 8( 50%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 4/22( 18%)
B29 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
B31 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
B32 8/ 8(100%) 8/ 8(100%) 8/ 8(100%) 0/2 0/2 4/22( 18%)
B33 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
B35 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 12/22( 54%)
B36 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
C4 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 14/22( 63%)
C5 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
C6 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 9/22( 40%)
C7 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
C8 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
C9 6/ 8( 75%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 13/22( 59%)
C10 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
C11 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
C12 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
C13 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 5/22( 22%)
C16 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
C17 6/ 8( 75%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 10/22( 45%)
C19 3/ 8( 37%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 9/22( 40%)
C20 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 10/22( 45%)
C21 5/ 8( 62%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 7/22( 31%)
C23 7/ 8( 87%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 12/22( 54%)
C24 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
C26 7/ 8( 87%) 1/ 8( 12%) 2/ 8( 25%) 1/2 1/2 11/22( 50%)
C30 8/ 8(100%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 9/22( 40%)
C32 8/ 8(100%) 0/ 8( 0%) 6/ 8( 75%) 1/2 1/2 6/22( 27%)
C34 3/ 8( 37%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 7/22( 31%)
C35 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
D1 3/ 8( 37%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 9/22( 40%)
D3 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
D4 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
D5 8/ 8(100%) 0/ 8( 0%) 6/ 8( 75%) 1/2 1/2 6/22( 27%)
D6 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 7/22( 31%)
D7 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
D8 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
D10 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 5/22( 22%)
D12 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
D13 7/ 8( 87%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 12/22( 54%)
D14 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 9/22( 40%)
D15 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
D16 6/ 8( 75%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 13/22( 59%)
D17 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 10/22( 45%)
D18 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
D19 3/ 8( 37%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 7/22( 31%)
D21 3/ 8( 37%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 9/22( 40%)
D23 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
D24 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 16/22( 72%)
D26 4/ 8( 50%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 4/22( 18%)
D27 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 12/22( 54%)
D28 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
D29 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 4/22( 18%)
D30 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 12/22( 54%)
D32 6/ 8( 75%) 1/ 8( 12%) 1/ 8( 12%) 0/2 0/2 8/22( 36%)
D33 7/ 8( 87%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 8/22( 36%)
D34 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
D35 4/ 8( 50%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 6/22( 27%)
D36 7/ 8( 87%) 0/ 8( 0%) 5/ 8( 62%) 1/2 1/2 6/22( 27%)
E19 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 10/22( 45%)
E20 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 4/22( 18%)
E22 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 14/22( 63%)
E23 7/ 8( 87%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
E24 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 13/22( 59%)
E25 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 10/22( 45%)
E27 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
E28 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
E29 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 10/22( 45%)
E31 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
E33 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 15/22( 68%)
E35 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
E36 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
F19 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 8/22( 36%)
F20 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 11/22( 50%)
F21 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
F22 4/ 8( 50%) 4/ 8( 50%) 0/ 8( 0%) 0/2 0/2 4/22( 18%)
F23 4/ 8( 50%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 6/22( 27%)
F24 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
F25 6/ 8( 75%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 5/22( 22%)
F26 7/ 8( 87%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 13/22( 59%)
F27 2/ 8( 25%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 7/22( 31%)
F28 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 10/22( 45%)
F29 2/ 8( 25%) 0/ 8( 0%) 2/ 8( 25%) 1/2 1/2 3/22( 13%)
F30 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 7/22( 31%)
F34 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 1/2 1/2 5/22( 22%)
F35 7/ 8( 87%) 0/ 8( 0%) 3/ 8( 37%) 1/2 1/2 7/22( 31%)
Embedded Column Row
Array Embedded Interconnect Interconnect Read/ External
Block Cells Driven Driven Clocks Write Interconnect
Total dedicated input pins used: 6/6 (100%)
Total I/O pins used: 63/96 ( 65%)
Total logic cells used: 751/1728 ( 43%)
Total embedded cells used: 0/96 ( 0%)
Total EABs used: 0/6 ( 0%)
Average fan-in: 3.65/4 ( 91%)
Total fan-in: 2742/6912 ( 39%)
Total input pins required: 34
Total input I/O cell registers required: 0
Total output pins required: 35
Total output I/O cell registers required: 0
Total buried I/O cell registers required: 0
Total bidirectional pins required: 0
Total reserved pins required 0
Total logic cells required: 751
Total flipflops required: 256
Total packed registers required: 0
Total logic cells in carry chains: 0
Total number of carry chains: 0
Total logic cells in cascade chains: 0
Total number of cascade chains: 0
Total single-pin Clock Enables required: 0
Total single-pin Output Enables required: 0
Synthesized logic cells: 16/1728 ( 0%)
Logic Cell and Embedded Cell Counts
Column: 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 EA 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 Total(LC/EC)
A: 1 0 8 8 8 1 6 8 0 8 0 8 8 0 8 0 0 8 0 7 8 0 0 7 0 7 0 8 8 8 0 8 7 0 0 0 0 148/0
B: 0 0 0 0 0 0 0 0 0 0 7 0 8 0 0 7 0 0 0 8 7 0 8 8 2 8 0 0 4 2 0 8 8 8 0 8 8 109/0
C: 0 0 0 8 2 8 2 8 6 8 8 8 8 0 0 8 6 0 0 3 8 5 0 7 8 0 7 0 0 0 8 0 8 0 3 8 0 145/0
D: 3 0 2 8 8 2 8 8 0 8 0 8 7 8 8 6 8 2 0 3 0 3 0 8 8 0 4 8 8 1 8 0 6 7 8 4 7 177/0
E: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8 1 0 8 7 8 8 0 8 2 8 0 8 0 8 0 8 2 84/0
F: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8 8 8 4 4 8 6 7 2 8 2 8 0 0 0 8 7 0 88/0
Total: 4 0 10 24 18 11 16 24 6 24 15 24 31 8 16 21 14 10 0 37 32 16 20 41 34 29 18 26 30 21 24 24 29 23 19 35 17 751/0
Device-Specific Information: e:\max2work\运算器\ram_regs.rpt
ram_regs
** INPUTS **
Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
124 - - - -- INPUT ^ 0 0 0 128 a0
125 - - - -- INPUT ^ 0 0 0 80 a1
138 - - - 31 INPUT ^ 0 0 0 48 a2
141 - - - 33 INPUT ^ 0 0 0 16 a3
56 - - - -- INPUT ^ 0 0 0 384 b0
126 - - - -- INPUT ^ 0 0 0 88 b1
144 - - - 36 INPUT ^ 0 0 0 56 b2
142 - - - 34 INPUT ^ 0 0 0 24 b3
55 - - - -- INPUT G ^ 0 0 0 0 clk
79 - - F -- INPUT ^ 0 0 0 1 dest_ctl0
81 - - F -- INPUT ^ 0 0 0 4 dest_ctl1
80 - - F -- INPUT ^ 0 0 0 4 dest_ctl2
78 - - F -- INPUT ^ 0 0 0 4 dest_ctl3
48 - - - 24 INPUT ^ 0 0 0 3 f10
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