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📄 mc8051_top.sap

📁 这是一个基于xilinx平台的8051处理器文件
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ap .clock_edge "rise";

gi p1[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_8_sqmuxa";
ai .async_set "n:reset";
gp C;
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ap .clock "NONE";
ap .clock_edge "rise";

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ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_12_sqmuxa";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

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ai .clock_edge "rise";
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ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[2];
ai .clock "NONE";
ai .clock_edge "rise";
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ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
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ap .clock_edge "rise";

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ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[2];
ai .clock "NONE";
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ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

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ai .async_set "n:reset";
gp C;
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gp C;
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ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[2];
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ai .clock_edge "rise";
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ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
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gi b[3];
ai .clock "NONE";
ai .clock_edge "rise";
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ai .async_reset "n:reset";
gp C;
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ap .clock_edge "rise";

gi ie[3];
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ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[3];
ai .clock "NONE";
ai .clock_edge "rise";
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ai .async_reset "n:reset";
gp C;
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ap .clock "NONE";
ap .clock_edge "rise";

gi p0[3];
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gp C;
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ap .clock_edge "rise";

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ai .clock "NONE";
ai .clock_edge "rise";
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ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p2[3];
ai .clock "NONE";
ai .clock_edge "rise";
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ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[3];
ai .clock "NONE";
ai .clock_edge "rise";
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gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[4];
ai .clock "NONE";
ai .clock_edge "rise";
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ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

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ai .clock_edge "rise";
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ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_15_sqmuxa_3";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p0[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_0_sqmuxa_7";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p1[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_8_sqmuxa_6";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p2[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_12_sqmuxa_1";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_14_sqmuxa_1";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_18_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ie[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_13_sqmuxa_4";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_15_sqmuxa_6";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p0[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_0_sqmuxa_3";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p1[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_8_sqmuxa_1";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p2[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_12_sqmuxa_4";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_14_sqmuxa_5";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_18_sqmuxa_5";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ie[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_13_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_15_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p0[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_0_sqmuxa_2";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p1[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_8_sqmuxa_3";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p2[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_12_sqmuxa_7";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_14_sqmuxa_3";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_18_sqmuxa_4";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ie[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_13_sqmuxa_5";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_15_sqmuxa_7";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p0[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_0_sqmuxa_6";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p1[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_8_sqmuxa_4";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p2[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_12_sqmuxa_2";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_14_sqmuxa_6";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi all_wt_en_o[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_wt_0[1:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_6_sqmuxa_1";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_reload_0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_6_sqmuxa_1";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi intblock_o;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_4[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_4_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_0_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_1[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_1_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_2[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_2_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_3[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_3_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_5[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_5_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_6[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_6_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_7[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_7_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_8[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_8_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_9[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_9_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi gprbit_10[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_gprbit_10_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
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