mc8051_top.sap

这是一个基于xilinx平台的8051处理器文件

d i_mc8051_core.i_mc8051_control.i_control_fsm;

gi wrx_mux_o;
ai .rtl_dangling_pins "OUT";


d i_mc8051_core.i_mc8051_control.i_control_mem;

gi s_ri_h1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_tf0_h1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_tf1_h1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ti_h1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_int0_h1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_int1_h1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi state[0:4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ext0isr_d;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_ext0isr_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ext0isrh_d;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_ext0isrh_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ext1isr_d;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_ext1isr_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ext1isrh_d;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_ext1isrh_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_helpb;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_helpb_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_inthigh;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_inthigh_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_intlow;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_intlow_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_intpre2;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.s_intpre2_en";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_p0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_p1[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_p2[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_p3[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ri_h2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_tf0_h2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_tf1_h2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ti_h2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_int0_h2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_int1_h2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_int0_h3[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_int1_h3[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_ir[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi un4_pc_plus2_1[7:1];
ai .rtl_dangling_pins "OUT[0]";


gi adrx_o[15:0];
ai .rtl_dangling_pins "OUT[15]";


gi s_help16[15:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_help[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_s_help26_1";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_preadr[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi pc[15:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r0[7:0];
ai .clock "NONE";
gp CLK;
ap .is_clock 1;
ap .clock "NONE";

gi all_trans_o[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi sbuf_0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_10_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ssel[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_11_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi tmod_0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_5_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi tsel[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_7_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_smodreg[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_3_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi pcon[3:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_3_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi dph[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_2_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi dpl[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_1_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r0_b0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_21_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r0_b1[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_23_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r0_b2[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_25_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r0_b3[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_27_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r1_b0[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_22_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r1_b1[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_24_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r1_b2[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_26_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi s_r1_b3[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.all_wt_en_o_28_sqmuxa";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_18_sqmuxa_6";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ie[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_13_sqmuxa_7";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_15_sqmuxa_4";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p0[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_0_sqmuxa_1";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p1[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_8_sqmuxa_2";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p2[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_12_sqmuxa_5";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p3[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_14_sqmuxa_2";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi b[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_18_sqmuxa_3";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ie[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_13_sqmuxa_3";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi ip[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_15_sqmuxa_1";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi p0[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:i_mc8051_core.i_mc8051_control.i_control_mem.un1_all_wt_en_o_0_sqmuxa";
ai .async_set "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";