pll_50_inst.v

来自「sdram 控制器的verilog 实现」· Verilog 代码 · 共 7 行

pll_50	pll_50_inst (
	.inclk0 ( inclk0_sig ),
	.c0 ( c0_sig ),
	.e0 ( e0_sig ),
	.locked ( locked_sig )
	);