sdr_par.v

sdram 控制器的verilog 实现

/*
//------------------uTco-------------------------------------
parameter Tp=2;
//------------------初始化状态机-----------------------------
parameter i_NOP   = 3'b000;	 
parameter i_PRE   = 3'b001;	 
parameter i_tRP   = 3'b010;	 
parameter i_AR    = 3'b011;	 
parameter i_tRFC  = 3'b100;	 
parameter i_MRS   = 3'b101;	 
parameter i_tMRD  = 3'b110;	 
parameter i_ready = 3'b111;	 

//--------------------命令状态机-----------------------------
parameter c_IDLE	=	4'b0000;
parameter c_AR		=	4'b0001;
parameter c_tRFC	=	4'b0010;
parameter c_RW_AR	=	4'b0011;
parameter c_RW_tRFC	=	4'b0100;
parameter c_ACTIVE	=	4'b0101;
parameter c_tRCD	=	4'b0110;
parameter c_READ	=	4'b0111;
parameter c_RD_DATA	=	4'b1000;
parameter c_R_PRE 	=	4'b1001;
parameter c_R_tRP 	=	4'b1010;
parameter c_WRITE	=	4'b1011;
parameter c_WR_DATA	=	4'b1100;
parameter c_W_PRE 	=	4'b1101;
parameter c_W_tRP 	=	4'b1110;
//------------------------------------------------------------------
//SDRAM commands (sdr_CSn, sdr_RASn, sdr_CASn, sdr_WEn)--------------
parameter INHIBIT            = 4'b1111;
parameter NOP                = 4'b0111;
parameter ACTIVE             = 4'b0011;
parameter READ               = 4'b0101;
parameter WRITE              = 4'b0100;
parameter BURST_TERMINATE    = 4'b0110;
parameter PRECHARGE          = 4'b0010;
parameter AUTO_REFRESH       = 4'b0001;
parameter LOAD_MODE_REGISTER = 4'b0000;
*/

//------------------初始化状态机-----------------------------
`define i_NOP    3'b000	 
`define i_PRE    3'b001	 
`define i_tRP    3'b010	 
`define i_AR     3'b011
`define i_tRFC   3'b100 
`define i_MRS    3'b101	 
`define i_tMRD   3'b110 
`define i_ready  3'b111	 

//--------------------命令状态机-----------------------------
`define c_IDLE		4'b0000	//0
`define c_AR		4'b0001		//1
`define c_tRFC		4'b0010	//2
`define c_RW_AR		4'b0011	//3
`define c_RW_tRFC	4'b0100	//4
`define c_ACTIVE	4'b0101	//5
`define c_tRCD		4'b0110	//6
`define c_READ		4'b0111	//7
`define c_RD_DATA	4'b1000	//8
`define c_R_PRE 	4'b1001	//9
`define c_R_tRP 	4'b1010	//10
`define c_WRITE		4'b1011	//11
`define c_WR_DATA	4'b1100	//12
`define c_W_PRE 	4'b1101	//13
`define c_W_tRP 	4'b1110	//14
//------------------------------------------------------------------
//SDRAM commands (sdr_CSn, sdr_RASn, sdr_CASn, sdr_WEn)--------------
`define INHIBIT				4'b1111
`define NOP                 4'b0111
`define ACTIVE              4'b0011
`define READ                4'b0101
`define WRITE              	4'b0100
`define BURST_TERMINATE     4'b0110
`define PRECHARGE          	4'b0010
`define AUTO_REFRESH       	4'b0001
`define LOAD_MODE_REGISTER 	4'b0000