top.fit.rpt

sdram 控制器的verilog 实现

; 5        ; 4          ; 1        ; sdram_addr[1]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 6        ; 5          ; 1        ; sdram_addr[0]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 7        ; 6          ; 1        ; sdram_addr[10]                                    ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 8        ; 7          ; 1        ; sdram_ba[1]                                       ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 9        ;            ; 1        ; VCCIO1                                            ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 10       ;            ;          ; GND                                               ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 11       ; 8          ; 1        ; sdram_ba[0]                                       ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 12       ; 9          ; 1        ; sdram_cs_n                                        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 13       ; 10         ; 1        ; sdram_ras_n                                       ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 14       ; 11         ; 1        ; sdram_cas_n                                       ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 15       ; 12         ; 1        ; sdram_we_n                                        ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 16       ; 13         ; 1        ; sdram_dqm[0]                                      ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 17       ; 14         ; 1        ; sdram_data[7]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 18       ; 15         ; 1        ; sdram_data[6]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 19       ; 16         ; 1        ; sdram_data[5]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 20       ; 17         ; 1        ; sdram_data[4]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 21       ; 18         ; 1        ; sdram_data[3]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 22       ;            ; 1        ; VCCIO1                                            ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 23       ; 19         ; 1        ; sdram_data[2]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 24       ; 20         ; 1        ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP          ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 25       ; 21         ; 1        ; ^DATA0                                            ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; 26       ; 22         ; 1        ; ^nCONFIG                                          ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 27       ;            ;          ; VCCA_PLL1                                         ; power  ;              ; 1.5V    ; --         ;                 ; --       ; --           ;
; 28       ; 23         ; 1        ; clk                                               ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 29       ; 24         ; 1        ; GND+                                              ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; 30       ;            ;          ; GNDA_PLL1                                         ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 31       ;            ;          ; GNDG_PLL1                                         ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 32       ; 25         ; 1        ; ^nCEO                                             ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 33       ; 26         ; 1        ; ^nCE                                              ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 34       ; 27         ; 1        ; ^MSEL0                                            ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 35       ; 28         ; 1        ; ^MSEL1                                            ;        ;              ;         ; --         ;                 ; --       ; --           ;
; 36       ; 29         ; 1        ; ^DCLK                                             ; bidir  ;              ;         ; --         ;                 ; --       ; --           ;
; 37       ; 30         ; 1        ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP          ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; 38       ; 31         ; 1        ; sdram_clk                                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 39       ; 32         ; 1        ; sdram_data[1]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 40       ;            ;          ; GND                                               ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 41       ; 33         ; 1        ; sdram_data[0]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 42       ; 34         ; 1        ; sdram_data[15]                                    ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 43       ; 35         ; 1        ; sdram_data[14]                                    ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 44       ; 36         ; 1        ; sdram_data[13]                                    ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 45       ; 37         ; 1        ; sdram_data[12]                                    ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 46       ; 38         ; 1        ; sdram_data[11]                                    ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 47       ; 39         ; 1        ; sdram_data[10]                                    ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 48       ; 40         ; 1        ; sdram_data[9]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 49       ; 41         ; 1        ; sdram_data[8]                                     ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 50       ; 42         ; 1        ; sdram_dqm[1]                                      ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 51       ;            ; 1        ; VCCIO1                                            ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 52       ;            ;          ; GND                                               ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 53       ; 43         ; 1        ; sdram_cke                                         ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 54       ; 44         ; 1        ; sdram_addr[11]                                    ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 55       ; 45         ; 1        ; sdram_addr[9]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 56       ; 46         ; 1        ; sdram_addr[8]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 57       ; 47         ; 1        ; sdram_addr[7]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 58       ; 48         ; 1        ; sdram_addr[6]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 59       ; 49         ; 1        ; sdram_addr[5]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; 60       ; 50         ; 1        ; sdram_addr[4]                                     ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
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; 62       ; 52         ; 4        ; RESERVED_INPUT                                    ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; 64       ; 54         ; 4        ; RESERVED_INPUT                                    ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; 70       ;            ; 4        ; VCCIO4                                            ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; 71       ;            ;          ; GND                                               ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; 72       ;            ;          ; VCCINT                                            ; power  ;              ; 1.5V    ; --         ;                 ; --       ; --           ;
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; 90       ;            ;          ; VCCINT                                            ; power  ;              ; 1.5V    ; --         ;                 ; --       ; --           ;
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