top.fit.rpt

sdram 控制器的verilog 实现

; Maximum processors allowed for parallel compilation                ; 1                              ; 1                              ;
; Use TimeQuest Timing Analyzer                                      ; Off                            ; Off                            ;
; Router Timing Optimization Level                                   ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                                        ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                                           ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                   ; Care                           ; Care                           ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
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; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/pratice/verilog/sdram_controller/sdram_all/top.pin.


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; Fitter Resource Usage Summary                                          ;
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; Resource                                    ; Usage                    ;
+---------------------------------------------+--------------------------+
; Total logic elements                        ; 528 / 5,980 ( 9 % )      ;
;     -- Combinational with no register       ; 221                      ;
;     -- Register only                        ; 28                       ;
;     -- Combinational with a register        ; 279                      ;
;                                             ;                          ;
; Logic element usage by number of LUT inputs ;                          ;
;     -- 4 input functions                    ; 203                      ;
;     -- 3 input functions                    ; 110                      ;
;     -- 2 input functions                    ; 177                      ;
;     -- 1 input functions                    ; 24                       ;
;     -- 0 input functions                    ; 14                       ;
;                                             ;                          ;
; Logic elements by mode                      ;                          ;
;     -- normal mode                          ; 411                      ;
;     -- arithmetic mode                      ; 117                      ;
;     -- qfbk mode                            ; 13                       ;
;     -- register cascade mode                ; 0                        ;
;     -- synchronous clear/load mode          ; 179                      ;
;     -- asynchronous clear/load mode         ; 98                       ;
;                                             ;                          ;
; Total registers                             ; 307 / 6,523 ( 5 % )      ;
; Total LABs                                  ; 65 / 598 ( 11 % )        ;
; Logic elements in carry chains              ; 131                      ;
; User inserted logic elements                ; 0                        ;
; Virtual pins                                ; 0                        ;
; I/O pins                                    ; 45 / 185 ( 24 % )        ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )           ;
; Global signals                              ; 8                        ;
; M4Ks                                        ; 3 / 20 ( 15 % )          ;
; Total memory bits                           ; 12,288 / 92,160 ( 13 % ) ;
; Total RAM block bits                        ; 13,824 / 92,160 ( 15 % ) ;
; PLLs                                        ; 1 / 2 ( 50 % )           ;
; Global clocks                               ; 8 / 8 ( 100 % )          ;
; Average interconnect usage                  ; 2%                       ;
; Peak interconnect usage                     ; 5%                       ;
; Maximum fan-out node                        ; altera_internal_jtag~TDO ;
; Maximum fan-out                             ; 180                      ;
; Highest non-global fan-out signal           ; inst4~82                 ;
; Highest non-global fan-out                  ; 107                      ;
; Total fan-out                               ; 2415                     ;
; Average fan-out                             ; 4.16                     ;