clock_synthesis.vhd

XLINX做的数字钟

    )
    port map (
      D => XLXI_3_XLXI_2_D2,
      CE => XLXN_4,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HL2_OBUF
    );
  XLXI_3_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_2_D1,
      CE => XLXN_4,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HL1_OBUF
    );
  XLXI_3_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_2_D0,
      CE => XLXN_4,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HL0_OBUF
    );
  XLXI_3_XLXI_2_I_36_83 : INV
    port map (
      I => HL0_OBUF,
      O => XLXI_3_XLXI_2_D0
    );
  XLXI_3_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => HL1_OBUF,
      I1 => XLXI_3_XLXI_2_AX1,
      O => XLXI_3_XLXI_2_D1
    );
  XLXI_3_XLXI_2_I_36_88 : AND2
    port map (
      I0 => HL3_OBUF,
      I1 => HL0_OBUF,
      O => XLXI_3_XLXI_2_AO3A
    );
  XLXI_3_XLXI_2_I_36_99 : AND2
    port map (
      I0 => XLXN_4,
      I1 => XLXI_3_XLXI_2_TC,
      O => XLXI_3_XLXI_2_CEO
    );
  XLXI_3_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => HL2_OBUF,
      I1 => HL1_OBUF,
      I2 => HL0_OBUF,
      I3 => HL3_OBUF,
      O => XLXI_3_XLXI_2_TC
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_81 : AND2b1
    port map (
      I0 => XLXI_9_MH3,
      I1 => XLXI_9_MH0,
      O => XLXI_9_XLXI_1_XLXI_1_AX1
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_78 : XOR2
    port map (
      I0 => XLXI_9_MH2,
      I1 => XLXI_9_XLXI_1_XLXI_1_AX2,
      O => XLXI_9_XLXI_1_XLXI_1_D2
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_77 : AND2
    port map (
      I0 => XLXI_9_MH0,
      I1 => XLXI_9_MH1,
      O => XLXI_9_XLXI_1_XLXI_1_AX2
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_75 : OR2
    port map (
      I0 => XLXI_9_XLXI_1_XLXI_1_AO3A,
      I1 => XLXI_9_XLXI_1_XLXI_1_A03B,
      O => XLXI_9_XLXI_1_XLXI_1_OX3
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_73 : XOR2
    port map (
      I0 => XLXI_9_MH3,
      I1 => XLXI_9_XLXI_1_XLXI_1_OX3,
      O => XLXI_9_XLXI_1_XLXI_1_D3
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_70 : AND3
    port map (
      I0 => XLXI_9_MH2,
      I1 => XLXI_9_MH0,
      I2 => XLXI_9_MH1,
      O => XLXI_9_XLXI_1_XLXI_1_A03B
    );
  XLXI_9_XLXI_1_XLXI_1_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_1_D3,
      CE => XLXI_9_XLXI_1_XLXN_13,
      CLR => XLXI_9_XLXI_1_XLXN_2,
      C => CP_BUFGP,
      Q => XLXI_9_MH3
    );
  XLXI_9_XLXI_1_XLXI_1_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_1_D2,
      CE => XLXI_9_XLXI_1_XLXN_13,
      CLR => XLXI_9_XLXI_1_XLXN_2,
      C => CP_BUFGP,
      Q => XLXI_9_MH2
    );
  XLXI_9_XLXI_1_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_1_D1,
      CE => XLXI_9_XLXI_1_XLXN_13,
      CLR => XLXI_9_XLXI_1_XLXN_2,
      C => CP_BUFGP,
      Q => XLXI_9_MH1
    );
  XLXI_9_XLXI_1_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_1_D0,
      CE => XLXI_9_XLXI_1_XLXN_13,
      CLR => XLXI_9_XLXI_1_XLXN_2,
      C => CP_BUFGP,
      Q => XLXI_9_MH0
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_83 : INV
    port map (
      I => XLXI_9_MH0,
      O => XLXI_9_XLXI_1_XLXI_1_D0
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => XLXI_9_MH1,
      I1 => XLXI_9_XLXI_1_XLXI_1_AX1,
      O => XLXI_9_XLXI_1_XLXI_1_D1
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_88 : AND2
    port map (
      I0 => XLXI_9_MH3,
      I1 => XLXI_9_MH0,
      O => XLXI_9_XLXI_1_XLXI_1_AO3A
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_9_XLXI_1_XLXN_13,
      I1 => XLXI_9_XLXI_1_XLXI_1_TC,
      O => XLXI_9_XLXI_1_XLXI_1_CEO
    );
  XLXI_9_XLXI_1_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => XLXI_9_MH2,
      I1 => XLXI_9_MH1,
      I2 => XLXI_9_MH0,
      I3 => XLXI_9_MH3,
      O => XLXI_9_XLXI_1_XLXI_1_TC
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_81 : AND2b1
    port map (
      I0 => XLXI_9_HH3,
      I1 => XLXI_9_HH0,
      O => XLXI_9_XLXI_2_XLXI_1_AX1
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_78 : XOR2
    port map (
      I0 => XLXI_9_HH2,
      I1 => XLXI_9_XLXI_2_XLXI_1_AX2,
      O => XLXI_9_XLXI_2_XLXI_1_D2
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_77 : AND2
    port map (
      I0 => XLXI_9_HH0,
      I1 => XLXI_9_HH1,
      O => XLXI_9_XLXI_2_XLXI_1_AX2
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_75 : OR2
    port map (
      I0 => XLXI_9_XLXI_2_XLXI_1_AO3A,
      I1 => XLXI_9_XLXI_2_XLXI_1_A03B,
      O => XLXI_9_XLXI_2_XLXI_1_OX3
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_73 : XOR2
    port map (
      I0 => XLXI_9_HH3,
      I1 => XLXI_9_XLXI_2_XLXI_1_OX3,
      O => XLXI_9_XLXI_2_XLXI_1_D3
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_70 : AND3
    port map (
      I0 => XLXI_9_HH2,
      I1 => XLXI_9_HH0,
      I2 => XLXI_9_HH1,
      O => XLXI_9_XLXI_2_XLXI_1_A03B
    );
  XLXI_9_XLXI_2_XLXI_1_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_1_D3,
      CE => XLXI_9_XLXI_2_XLXN_31,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HH3
    );
  XLXI_9_XLXI_2_XLXI_1_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_1_D2,
      CE => XLXI_9_XLXI_2_XLXN_31,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HH2
    );
  XLXI_9_XLXI_2_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_1_D1,
      CE => XLXI_9_XLXI_2_XLXN_31,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HH1
    );
  XLXI_9_XLXI_2_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_1_D0,
      CE => XLXI_9_XLXI_2_XLXN_31,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HH0
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_83 : INV
    port map (
      I => XLXI_9_HH0,
      O => XLXI_9_XLXI_2_XLXI_1_D0
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => XLXI_9_HH1,
      I1 => XLXI_9_XLXI_2_XLXI_1_AX1,
      O => XLXI_9_XLXI_2_XLXI_1_D1
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_88 : AND2
    port map (
      I0 => XLXI_9_HH3,
      I1 => XLXI_9_HH0,
      O => XLXI_9_XLXI_2_XLXI_1_AO3A
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_9_XLXI_2_XLXN_31,
      I1 => XLXI_9_XLXI_2_XLXI_1_TC,
      O => XLXI_9_XLXI_2_XLXI_1_CEO
    );
  XLXI_9_XLXI_2_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => XLXI_9_HH2,
      I1 => XLXI_9_HH1,
      I2 => XLXI_9_HH0,
      I3 => XLXI_9_HH3,
      O => XLXI_9_XLXI_2_XLXI_1_TC
    );
  XLXI_9_XLXI_30_I_36_170 : FMAP
    port map (
      I1 => XLXI_9_HHO3,
      I2 => XLXI_9_HHO2,
      I3 => XLXI_9_HHO1,
      I4 => XLXI_9_HHO0,
      O => XLXI_9_XLXI_30_S3
    );
  XLXI_9_XLXI_30_I_36_165 : MUXCY
    port map (
      CI => XLXI_9_XLXI_30_C2,
      DI => XLXI_9_XLXI_30_XLXN_1,
      S => XLXI_9_XLXI_30_S3,
      O => ALARMOUT_OBUF
    );
  XLXI_9_XLXI_30_I_36_161 : AND4
    port map (
      I0 => XLXI_9_HHO3,
      I1 => XLXI_9_HHO2,
      I2 => XLXI_9_HHO1,
      I3 => XLXI_9_HHO0,
      O => XLXI_9_XLXI_30_S3
    );
  XLXI_9_XLXI_30_I_36_151 : AND4
    port map (
      I0 => XLXI_9_HLO3,
      I1 => XLXI_9_HLO2,
      I2 => XLXI_9_HLO1,
      I3 => XLXI_9_HLO0,
      O => XLXI_9_XLXI_30_S2
    );
  XLXI_9_XLXI_30_I_36_147 : MUXCY_L
    port map (
      CI => XLXI_9_XLXI_30_C1,
      DI => XLXI_9_XLXI_30_XLXN_1,
      S => XLXI_9_XLXI_30_S2,
      LO => XLXI_9_XLXI_30_C2
    );
  XLXI_9_XLXI_30_I_36_142 : FMAP
    port map (
      I1 => XLXI_9_HLO3,
      I2 => XLXI_9_HLO2,
      I3 => XLXI_9_HLO1,
      I4 => XLXI_9_HLO0,
      O => XLXI_9_XLXI_30_S2
    );
  XLXI_9_XLXI_30_I_36_138 : FMAP
    port map (
      I1 => XLXI_9_MHO3,
      I2 => XLXI_9_MHO2,
      I3 => XLXI_9_MHO1,
      I4 => XLXI_9_MHO0,
      O => XLXI_9_XLXI_30_S1
    );
  XLXI_9_XLXI_30_I_36_129 : MUXCY_L
    port map (
      CI => XLXI_9_XLXI_30_C0,
      DI => XLXI_9_XLXI_30_XLXN_1,
      S => XLXI_9_XLXI_30_S1,
      LO => XLXI_9_XLXI_30_C1
    );
  XLXI_9_XLXI_30_I_36_127 : AND4
    port map (
      I0 => XLXI_9_MHO3,
      I1 => XLXI_9_MHO2,
      I2 => XLXI_9_MHO1,
      I3 => XLXI_9_MHO0,
      O => XLXI_9_XLXI_30_S1
    );
  XLXI_9_XLXI_30_I_36_110 : AND4
    port map (
      I0 => XLXI_9_MLO3,
      I1 => XLXI_9_MLO2,
      I2 => XLXI_9_MLO1,
      I3 => XLXI_9_MLO0,
      O => XLXI_9_XLXI_30_S0
    );
  XLXI_9_XLXI_30_I_36_109 : GND
    port map (
      G => XLXI_9_XLXI_30_XLXN_1
    );
  XLXI_9_XLXI_30_I_36_107 : VCC
    port map (
      P => XLXI_9_XLXI_30_CIN
    );
  XLXI_9_XLXI_30_I_36_29 : FMAP
    port map (
      I1 => XLXI_9_MLO3,
      I2 => XLXI_9_MLO2,
      I3 => XLXI_9_MLO1,
      I4 => XLXI_9_MLO0,
      O => XLXI_9_XLXI_30_S0
    );
  XLXI_9_XLXI_30_I_36_2 : MUXCY_L
    port map (
      CI => XLXI_9_XLXI_30_CIN,
      DI => XLXI_9_XLXI_30_XLXN_1,
      S => XLXI_9_XLXI_30_S0,
      LO => XLXI_9_XLXI_30_C0
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => XLXI_9_ML3,
      I1 => XLXI_9_ML0,
      O => XLXI_9_XLXI_1_XLXI_2_AX1
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => XLXI_9_ML2,
      I1 => XLXI_9_XLXI_1_XLXI_2_AX2,
      O => XLXI_9_XLXI_1_XLXI_2_D2
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_77 : AND2
    port map (
      I0 => XLXI_9_ML0,
      I1 => XLXI_9_ML1,
      O => XLXI_9_XLXI_1_XLXI_2_AX2
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_9_XLXI_1_XLXI_2_AO3A,
      I1 => XLXI_9_XLXI_1_XLXI_2_A03B,
      O => XLXI_9_XLXI_1_XLXI_2_OX3
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => XLXI_9_ML3,
      I1 => XLXI_9_XLXI_1_XLXI_2_OX3,
      O => XLXI_9_XLXI_1_XLXI_2_D3
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_70 : AND3
    port map (
      I0 => XLXI_9_ML2,
      I1 => XLXI_9_ML0,
      I2 => XLXI_9_ML1,
      O => XLXI_9_XLXI_1_XLXI_2_A03B
    );
  XLXI_9_XLXI_1_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_2_D3,
      CE => XLXN_15,
      CLR => XLXN_13,
      C => CP_BUFGP,
      Q => XLXI_9_ML3
    );
  XLXI_9_XLXI_1_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_2_D2,
      CE => XLXN_15,
      CLR => XLXN_13,
      C => CP_BUFGP,
      Q => XLXI_9_ML2
    );
  XLXI_9_XLXI_1_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_2_D1,
      CE => XLXN_15,
      CLR => XLXN_13,
      C => CP_BUFGP,
      Q => XLXI_9_ML1
    );
  XLXI_9_XLXI_1_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_1_XLXI_2_D0,
      CE => XLXN_15,
      CLR => XLXN_13,
      C => CP_BUFGP,
      Q => XLXI_9_ML0
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_83 : INV
    port map (
      I => XLXI_9_ML0,
      O => XLXI_9_XLXI_1_XLXI_2_D0
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => XLXI_9_ML1,
      I1 => XLXI_9_XLXI_1_XLXI_2_AX1,
      O => XLXI_9_XLXI_1_XLXI_2_D1
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_88 : AND2
    port map (
      I0 => XLXI_9_ML3,
      I1 => XLXI_9_ML0,
      O => XLXI_9_XLXI_1_XLXI_2_AO3A
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_99 : AND2
    port map (
      I0 => XLXN_15,
      I1 => XLXI_9_XLXI_1_XLXI_2_TC,
      O => XLXI_9_XLXI_1_XLXI_2_CEO
    );
  XLXI_9_XLXI_1_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => XLXI_9_ML2,
      I1 => XLXI_9_ML1,
      I2 => XLXI_9_ML0,
      I3 => XLXI_9_ML3,
      O => XLXI_9_XLXI_1_XLXI_2_TC
    );

end Structure;