clock_synthesis.vhd

XLINX做的数字钟

      I1 => HH1_OBUF,
      I2 => HH0_OBUF,
      I3 => HH3_OBUF,
      O => XLXI_3_XLXI_1_TC
    );
  XLXI_2_XLXI_1_I_36_81 : AND2b1
    port map (
      I0 => MH3_OBUF,
      I1 => MH0_OBUF,
      O => XLXI_2_XLXI_1_AX1
    );
  XLXI_2_XLXI_1_I_36_78 : XOR2
    port map (
      I0 => MH2_OBUF,
      I1 => XLXI_2_XLXI_1_AX2,
      O => XLXI_2_XLXI_1_D2
    );
  XLXI_2_XLXI_1_I_36_77 : AND2
    port map (
      I0 => MH0_OBUF,
      I1 => MH1_OBUF,
      O => XLXI_2_XLXI_1_AX2
    );
  XLXI_2_XLXI_1_I_36_75 : OR2
    port map (
      I0 => XLXI_2_XLXI_1_AO3A,
      I1 => XLXI_2_XLXI_1_A03B,
      O => XLXI_2_XLXI_1_OX3
    );
  XLXI_2_XLXI_1_I_36_73 : XOR2
    port map (
      I0 => MH3_OBUF,
      I1 => XLXI_2_XLXI_1_OX3,
      O => XLXI_2_XLXI_1_D3
    );
  XLXI_2_XLXI_1_I_36_70 : AND3
    port map (
      I0 => MH2_OBUF,
      I1 => MH0_OBUF,
      I2 => MH1_OBUF,
      O => XLXI_2_XLXI_1_A03B
    );
  XLXI_2_XLXI_1_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D3,
      CE => XLXI_2_XLXN_13,
      CLR => XLXI_2_XLXN_2,
      C => CLOCK,
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    );
  XLXI_2_XLXI_1_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D2,
      CE => XLXI_2_XLXN_13,
      CLR => XLXI_2_XLXN_2,
      C => CLOCK,
      Q => MH2_OBUF
    );
  XLXI_2_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D1,
      CE => XLXI_2_XLXN_13,
      CLR => XLXI_2_XLXN_2,
      C => CLOCK,
      Q => MH1_OBUF
    );
  XLXI_2_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D0,
      CE => XLXI_2_XLXN_13,
      CLR => XLXI_2_XLXN_2,
      C => CLOCK,
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    );
  XLXI_2_XLXI_1_I_36_83 : INV
    port map (
      I => MH0_OBUF,
      O => XLXI_2_XLXI_1_D0
    );
  XLXI_2_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => MH1_OBUF,
      I1 => XLXI_2_XLXI_1_AX1,
      O => XLXI_2_XLXI_1_D1
    );
  XLXI_2_XLXI_1_I_36_88 : AND2
    port map (
      I0 => MH3_OBUF,
      I1 => MH0_OBUF,
      O => XLXI_2_XLXI_1_AO3A
    );
  XLXI_2_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_2_XLXN_13,
      I1 => XLXI_2_XLXI_1_TC,
      O => XLXI_2_XLXI_1_CEO
    );
  XLXI_2_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => MH2_OBUF,
      I1 => MH1_OBUF,
      I2 => MH0_OBUF,
      I3 => MH3_OBUF,
      O => XLXI_2_XLXI_1_TC
    );
  XLXI_1_XLXI_1_I_36_81 : AND2b1
    port map (
      I0 => SH3_OBUF,
      I1 => SH0_OBUF,
      O => XLXI_1_XLXI_1_AX1
    );
  XLXI_1_XLXI_1_I_36_78 : XOR2
    port map (
      I0 => SH2_OBUF,
      I1 => XLXI_1_XLXI_1_AX2,
      O => XLXI_1_XLXI_1_D2
    );
  XLXI_1_XLXI_1_I_36_77 : AND2
    port map (
      I0 => SH0_OBUF,
      I1 => SH1_OBUF,
      O => XLXI_1_XLXI_1_AX2
    );
  XLXI_1_XLXI_1_I_36_75 : OR2
    port map (
      I0 => XLXI_1_XLXI_1_AO3A,
      I1 => XLXI_1_XLXI_1_A03B,
      O => XLXI_1_XLXI_1_OX3
    );
  XLXI_1_XLXI_1_I_36_73 : XOR2
    port map (
      I0 => SH3_OBUF,
      I1 => XLXI_1_XLXI_1_OX3,
      O => XLXI_1_XLXI_1_D3
    );
  XLXI_1_XLXI_1_I_36_70 : AND3
    port map (
      I0 => SH2_OBUF,
      I1 => SH0_OBUF,
      I2 => SH1_OBUF,
      O => XLXI_1_XLXI_1_A03B
    );
  XLXI_1_XLXI_1_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D3,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
      C => CLOCK,
      Q => SH3_OBUF
    );
  XLXI_1_XLXI_1_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D2,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
      C => CLOCK,
      Q => SH2_OBUF
    );
  XLXI_1_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D1,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
      C => CLOCK,
      Q => SH1_OBUF
    );
  XLXI_1_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D0,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
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    );
  XLXI_1_XLXI_1_I_36_83 : INV
    port map (
      I => SH0_OBUF,
      O => XLXI_1_XLXI_1_D0
    );
  XLXI_1_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => SH1_OBUF,
      I1 => XLXI_1_XLXI_1_AX1,
      O => XLXI_1_XLXI_1_D1
    );
  XLXI_1_XLXI_1_I_36_88 : AND2
    port map (
      I0 => SH3_OBUF,
      I1 => SH0_OBUF,
      O => XLXI_1_XLXI_1_AO3A
    );
  XLXI_1_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_1_XLXN_13,
      I1 => XLXI_1_XLXI_1_TC,
      O => XLXI_1_XLXI_1_CEO
    );
  XLXI_1_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => SH2_OBUF,
      I1 => SH1_OBUF,
      I2 => SH0_OBUF,
      I3 => SH3_OBUF,
      O => XLXI_1_XLXI_1_TC
    );
  XLXI_2_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => ML3_OBUF,
      I1 => ML0_OBUF,
      O => XLXI_2_XLXI_2_AX1
    );
  XLXI_2_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => ML2_OBUF,
      I1 => XLXI_2_XLXI_2_AX2,
      O => XLXI_2_XLXI_2_D2
    );
  XLXI_2_XLXI_2_I_36_77 : AND2
    port map (
      I0 => ML0_OBUF,
      I1 => ML1_OBUF,
      O => XLXI_2_XLXI_2_AX2
    );
  XLXI_2_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_2_XLXI_2_AO3A,
      I1 => XLXI_2_XLXI_2_A03B,
      O => XLXI_2_XLXI_2_OX3
    );
  XLXI_2_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => ML3_OBUF,
      I1 => XLXI_2_XLXI_2_OX3,
      O => XLXI_2_XLXI_2_D3
    );
  XLXI_2_XLXI_2_I_36_70 : AND3
    port map (
      I0 => ML2_OBUF,
      I1 => ML0_OBUF,
      I2 => ML1_OBUF,
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    );
  XLXI_2_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D3,
      CE => XLXN_1,
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    );
  XLXI_2_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D2,
      CE => XLXN_1,
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    );
  XLXI_2_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D1,
      CE => XLXN_1,
      CLR => CLR_IBUF,
      C => CLOCK,
      Q => ML1_OBUF
    );
  XLXI_2_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D0,
      CE => XLXN_1,
      CLR => CLR_IBUF,
      C => CLOCK,
      Q => ML0_OBUF
    );
  XLXI_2_XLXI_2_I_36_83 : INV
    port map (
      I => ML0_OBUF,
      O => XLXI_2_XLXI_2_D0
    );
  XLXI_2_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => ML1_OBUF,
      I1 => XLXI_2_XLXI_2_AX1,
      O => XLXI_2_XLXI_2_D1
    );
  XLXI_2_XLXI_2_I_36_88 : AND2
    port map (
      I0 => ML3_OBUF,
      I1 => ML0_OBUF,
      O => XLXI_2_XLXI_2_AO3A
    );
  XLXI_2_XLXI_2_I_36_99 : AND2
    port map (
      I0 => XLXN_1,
      I1 => XLXI_2_XLXI_2_TC,
      O => XLXI_2_XLXI_2_CEO
    );
  XLXI_2_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => ML2_OBUF,
      I1 => ML1_OBUF,
      I2 => ML0_OBUF,
      I3 => ML3_OBUF,
      O => XLXI_2_XLXI_2_TC
    );
  XLXI_1_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => SL3_OBUF,
      I1 => SL0_OBUF,
      O => XLXI_1_XLXI_2_AX1
    );
  XLXI_1_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => SL2_OBUF,
      I1 => XLXI_1_XLXI_2_AX2,
      O => XLXI_1_XLXI_2_D2
    );
  XLXI_1_XLXI_2_I_36_77 : AND2
    port map (
      I0 => SL0_OBUF,
      I1 => SL1_OBUF,
      O => XLXI_1_XLXI_2_AX2
    );
  XLXI_1_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_1_XLXI_2_AO3A,
      I1 => XLXI_1_XLXI_2_A03B,
      O => XLXI_1_XLXI_2_OX3
    );
  XLXI_1_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => SL3_OBUF,
      I1 => XLXI_1_XLXI_2_OX3,
      O => XLXI_1_XLXI_2_D3
    );
  XLXI_1_XLXI_2_I_36_70 : AND3
    port map (
      I0 => SL2_OBUF,
      I1 => SL0_OBUF,
      I2 => SL1_OBUF,
      O => XLXI_1_XLXI_2_A03B
    );
  XLXI_1_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D3,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => CLOCK,
      Q => SL3_OBUF
    );
  XLXI_1_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D2,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => CLOCK,
      Q => SL2_OBUF
    );
  XLXI_1_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D1,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => CLOCK,
      Q => SL1_OBUF
    );
  XLXI_1_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D0,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => CLOCK,
      Q => SL0_OBUF
    );
  XLXI_1_XLXI_2_I_36_83 : INV
    port map (
      I => SL0_OBUF,
      O => XLXI_1_XLXI_2_D0
    );
  XLXI_1_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => SL1_OBUF,
      I1 => XLXI_1_XLXI_2_AX1,
      O => XLXI_1_XLXI_2_D1
    );
  XLXI_1_XLXI_2_I_36_88 : AND2
    port map (
      I0 => SL3_OBUF,
      I1 => SL0_OBUF,
      O => XLXI_1_XLXI_2_AO3A
    );
  XLXI_1_XLXI_2_I_36_99 : AND2
    port map (
      I0 => SET1_IBUF,
      I1 => XLXI_1_XLXI_2_TC,
      O => XLXI_1_XLXI_2_CEO
    );
  XLXI_1_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => SL2_OBUF,
      I1 => SL1_OBUF,
      I2 => SL0_OBUF,
      I3 => SL3_OBUF,
      O => XLXI_1_XLXI_2_TC
    );
  XLXI_3_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => HL3_OBUF,
      I1 => HL0_OBUF,
      O => XLXI_3_XLXI_2_AX1
    );
  XLXI_3_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => HL2_OBUF,
      I1 => XLXI_3_XLXI_2_AX2,
      O => XLXI_3_XLXI_2_D2
    );
  XLXI_3_XLXI_2_I_36_77 : AND2
    port map (
      I0 => HL0_OBUF,
      I1 => HL1_OBUF,
      O => XLXI_3_XLXI_2_AX2
    );
  XLXI_3_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_3_XLXI_2_AO3A,
      I1 => XLXI_3_XLXI_2_A03B,
      O => XLXI_3_XLXI_2_OX3
    );
  XLXI_3_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => HL3_OBUF,
      I1 => XLXI_3_XLXI_2_OX3,
      O => XLXI_3_XLXI_2_D3
    );
  XLXI_3_XLXI_2_I_36_70 : AND3
    port map (
      I0 => HL2_OBUF,
      I1 => HL0_OBUF,
      I2 => HL1_OBUF,
      O => XLXI_3_XLXI_2_A03B
    );
  XLXI_3_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_2_D3,
      CE => XLXN_4,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HL3_OBUF
    );
  XLXI_3_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'