clock_synthesis.vhd

XLINX做的数字钟

    );
  XLXI_9_XLXI_14 : XOR2
    port map (
      I0 => ML0_OBUF,
      I1 => XLXI_9_ML0,
      O => XLXI_9_MLO0
    );
  XLXI_9_XLXI_15 : XOR2
    port map (
      I0 => MH2_OBUF,
      I1 => XLXI_9_MH2,
      O => XLXI_9_MHO2
    );
  XLXI_9_XLXI_16 : XOR2
    port map (
      I0 => ML1_OBUF,
      I1 => XLXI_9_ML1,
      O => XLXI_9_MLO1
    );
  XLXI_9_XLXI_17 : XOR2
    port map (
      I0 => MH3_OBUF,
      I1 => XLXI_9_MH3,
      O => XLXI_9_MHO3
    );
  XLXI_9_XLXI_18 : XOR2
    port map (
      I0 => ML2_OBUF,
      I1 => XLXI_9_ML2,
      O => XLXI_9_MLO2
    );
  XLXI_9_XLXI_19 : XOR2
    port map (
      I0 => MH0_OBUF,
      I1 => XLXI_9_MH0,
      O => XLXI_9_MHO0
    );
  XLXI_9_XLXI_20 : XOR2
    port map (
      I0 => ML3_OBUF,
      I1 => XLXI_9_ML3,
      O => XLXI_9_MLO3
    );
  XLXI_9_XLXI_1_XLXI_7 : AND5b2
    port map (
      I0 => XLXI_9_MH3,
      I1 => XLXI_9_MH1,
      I2 => XLXI_9_MH2,
      I3 => XLXI_9_MH0,
      I4 => XLXI_9_XLXI_1_XLXN_13,
      O => NLW_XLXI_9_XLXI_1_XLXI_7_O_UNCONNECTED
    );
  XLXI_9_XLXI_1_XLXI_5 : OR2
    port map (
      I0 => XLXI_9_XLXI_1_XLXN_3,
      I1 => XLXN_13,
      O => XLXI_9_XLXI_1_XLXN_2
    );
  XLXI_9_XLXI_1_XLXI_4 : AND4b2
    port map (
      I0 => XLXI_9_MH3,
      I1 => XLXI_9_MH0,
      I2 => XLXI_9_MH2,
      I3 => XLXI_9_MH1,
      O => XLXI_9_XLXI_1_XLXN_3
    );
  XLXI_9_XLXI_1_XLXI_3 : AND4b2
    port map (
      I0 => XLXI_9_ML2,
      I1 => XLXI_9_ML1,
      I2 => XLXI_9_ML3,
      I3 => XLXI_9_ML0,
      O => XLXI_9_XLXI_1_XLXN_13
    );
  XLXI_9_XLXI_2_XLXI_13 : AND2
    port map (
      I0 => XLXI_9_XLXI_2_XLXN_39,
      I1 => XLXI_9_XLXI_2_XLXN_38,
      O => XLXI_9_XLXI_2_XLXN_37
    );
  XLXI_9_XLXI_2_XLXI_12 : AND4b3
    port map (
      I0 => XLXI_9_HL3,
      I1 => XLXI_9_HL1,
      I2 => XLXI_9_HL0,
      I3 => XLXI_9_HL2,
      O => XLXI_9_XLXI_2_XLXN_39
    );
  XLXI_9_XLXI_2_XLXI_11 : AND4b3
    port map (
      I0 => XLXI_9_HH3,
      I1 => XLXI_9_HH2,
      I2 => XLXI_9_HH0,
      I3 => XLXI_9_HH1,
      O => XLXI_9_XLXI_2_XLXN_38
    );
  XLXI_9_XLXI_2_XLXI_10 : OR2
    port map (
      I0 => XLXI_9_XLXI_2_XLXN_37,
      I1 => XLXN_13,
      O => XLXI_9_XLXI_2_CLR1
    );
  XLXI_9_XLXI_2_XLXI_3 : AND4b2
    port map (
      I0 => XLXI_9_HL2,
      I1 => XLXI_9_HL1,
      I2 => XLXI_9_HL0,
      I3 => XLXI_9_HL3,
      O => XLXI_9_XLXI_2_XLXN_31
    );
  CP_BUFGP_0 : BUFGP
    port map (
      I => CP,
      O => CP_BUFGP
    );
  CLR_IBUF_1 : IBUF
    port map (
      I => CLR,
      O => CLR_IBUF
    );
  SET1_IBUF_2 : IBUF
    port map (
      I => SET1,
      O => SET1_IBUF
    );
  ALMSETH_IBUF_3 : IBUF
    port map (
      I => ALMSETH,
      O => ALMSETH_IBUF
    );
  ALMSETM_IBUF_4 : IBUF
    port map (
      I => ALMSETM,
      O => ALMSETM_IBUF
    );
  ALMCLR_IBUF_5 : IBUF
    port map (
      I => ALMCLR,
      O => ALMCLR_IBUF
    );
  PAUSE_IBUF_6 : IBUF
    port map (
      I => PAUSE,
      O => PAUSE_IBUF
    );
  MSETUP_IBUF_7 : IBUF
    port map (
      I => MSETUP,
      O => MSETUP_IBUF
    );
  HSETUP_IBUF_8 : IBUF
    port map (
      I => HSETUP,
      O => HSETUP_IBUF
    );
  MH0_OBUF_9 : OBUF
    port map (
      I => MH0_OBUF,
      O => MH0
    );
  MH1_OBUF_10 : OBUF
    port map (
      I => MH1_OBUF,
      O => MH1
    );
  MH2_OBUF_11 : OBUF
    port map (
      I => MH2_OBUF,
      O => MH2
    );
  MH3_OBUF_12 : OBUF
    port map (
      I => MH3_OBUF,
      O => MH3
    );
  ALARMOUT_OBUF_13 : OBUF
    port map (
      I => ALARMOUT_OBUF,
      O => ALARMOUT
    );
  ML0_OBUF_14 : OBUF
    port map (
      I => ML0_OBUF,
      O => ML0
    );
  ML1_OBUF_15 : OBUF
    port map (
      I => ML1_OBUF,
      O => ML1
    );
  ML2_OBUF_16 : OBUF
    port map (
      I => ML2_OBUF,
      O => ML2
    );
  ML3_OBUF_17 : OBUF
    port map (
      I => ML3_OBUF,
      O => ML3
    );
  HH0_OBUF_18 : OBUF
    port map (
      I => HH0_OBUF,
      O => HH0
    );
  HH1_OBUF_19 : OBUF
    port map (
      I => HH1_OBUF,
      O => HH1
    );
  HH2_OBUF_20 : OBUF
    port map (
      I => HH2_OBUF,
      O => HH2
    );
  HH3_OBUF_21 : OBUF
    port map (
      I => HH3_OBUF,
      O => HH3
    );
  HL0_OBUF_22 : OBUF
    port map (
      I => HL0_OBUF,
      O => HL0
    );
  HL1_OBUF_23 : OBUF
    port map (
      I => HL1_OBUF,
      O => HL1
    );
  HL2_OBUF_24 : OBUF
    port map (
      I => HL2_OBUF,
      O => HL2
    );
  HL3_OBUF_25 : OBUF
    port map (
      I => HL3_OBUF,
      O => HL3
    );
  SH0_OBUF_26 : OBUF
    port map (
      I => SH0_OBUF,
      O => SH0
    );
  SH1_OBUF_27 : OBUF
    port map (
      I => SH1_OBUF,
      O => SH1
    );
  SH2_OBUF_28 : OBUF
    port map (
      I => SH2_OBUF,
      O => SH2
    );
  SH3_OBUF_29 : OBUF
    port map (
      I => SH3_OBUF,
      O => SH3
    );
  SL0_OBUF_30 : OBUF
    port map (
      I => SL0_OBUF,
      O => SL0
    );
  SL1_OBUF_31 : OBUF
    port map (
      I => SL1_OBUF,
      O => SL1
    );
  SL2_OBUF_32 : OBUF
    port map (
      I => SL2_OBUF,
      O => SL2
    );
  SL3_OBUF_33 : OBUF
    port map (
      I => SL3_OBUF,
      O => SL3
    );
  CLOCK_BUFG : BUFG
    port map (
      I => CLOCK1,
      O => CLOCK
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => XLXI_9_HL3,
      I1 => XLXI_9_HL0,
      O => XLXI_9_XLXI_2_XLXI_2_AX1
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => XLXI_9_HL2,
      I1 => XLXI_9_XLXI_2_XLXI_2_AX2,
      O => XLXI_9_XLXI_2_XLXI_2_D2
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_77 : AND2
    port map (
      I0 => XLXI_9_HL0,
      I1 => XLXI_9_HL1,
      O => XLXI_9_XLXI_2_XLXI_2_AX2
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_9_XLXI_2_XLXI_2_AO3A,
      I1 => XLXI_9_XLXI_2_XLXI_2_A03B,
      O => XLXI_9_XLXI_2_XLXI_2_OX3
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => XLXI_9_HL3,
      I1 => XLXI_9_XLXI_2_XLXI_2_OX3,
      O => XLXI_9_XLXI_2_XLXI_2_D3
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_70 : AND3
    port map (
      I0 => XLXI_9_HL2,
      I1 => XLXI_9_HL0,
      I2 => XLXI_9_HL1,
      O => XLXI_9_XLXI_2_XLXI_2_A03B
    );
  XLXI_9_XLXI_2_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_2_D3,
      CE => XLXN_11,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HL3
    );
  XLXI_9_XLXI_2_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_2_D2,
      CE => XLXN_11,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HL2
    );
  XLXI_9_XLXI_2_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_2_D1,
      CE => XLXN_11,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HL1
    );
  XLXI_9_XLXI_2_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_9_XLXI_2_XLXI_2_D0,
      CE => XLXN_11,
      CLR => XLXI_9_XLXI_2_CLR1,
      C => CP_BUFGP,
      Q => XLXI_9_HL0
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_83 : INV
    port map (
      I => XLXI_9_HL0,
      O => XLXI_9_XLXI_2_XLXI_2_D0
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => XLXI_9_HL1,
      I1 => XLXI_9_XLXI_2_XLXI_2_AX1,
      O => XLXI_9_XLXI_2_XLXI_2_D1
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_88 : AND2
    port map (
      I0 => XLXI_9_HL3,
      I1 => XLXI_9_HL0,
      O => XLXI_9_XLXI_2_XLXI_2_AO3A
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_99 : AND2
    port map (
      I0 => XLXN_11,
      I1 => XLXI_9_XLXI_2_XLXI_2_TC,
      O => XLXI_9_XLXI_2_XLXI_2_CEO
    );
  XLXI_9_XLXI_2_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => XLXI_9_HL2,
      I1 => XLXI_9_HL1,
      I2 => XLXI_9_HL0,
      I3 => XLXI_9_HL3,
      O => XLXI_9_XLXI_2_XLXI_2_TC
    );
  XLXI_3_XLXI_1_I_36_81 : AND2b1
    port map (
      I0 => HH3_OBUF,
      I1 => HH0_OBUF,
      O => XLXI_3_XLXI_1_AX1
    );
  XLXI_3_XLXI_1_I_36_78 : XOR2
    port map (
      I0 => HH2_OBUF,
      I1 => XLXI_3_XLXI_1_AX2,
      O => XLXI_3_XLXI_1_D2
    );
  XLXI_3_XLXI_1_I_36_77 : AND2
    port map (
      I0 => HH0_OBUF,
      I1 => HH1_OBUF,
      O => XLXI_3_XLXI_1_AX2
    );
  XLXI_3_XLXI_1_I_36_75 : OR2
    port map (
      I0 => XLXI_3_XLXI_1_AO3A,
      I1 => XLXI_3_XLXI_1_A03B,
      O => XLXI_3_XLXI_1_OX3
    );
  XLXI_3_XLXI_1_I_36_73 : XOR2
    port map (
      I0 => HH3_OBUF,
      I1 => XLXI_3_XLXI_1_OX3,
      O => XLXI_3_XLXI_1_D3
    );
  XLXI_3_XLXI_1_I_36_70 : AND3
    port map (
      I0 => HH2_OBUF,
      I1 => HH0_OBUF,
      I2 => HH1_OBUF,
      O => XLXI_3_XLXI_1_A03B
    );
  XLXI_3_XLXI_1_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_1_D3,
      CE => XLXI_3_XLXN_31,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HH3_OBUF
    );
  XLXI_3_XLXI_1_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_1_D2,
      CE => XLXI_3_XLXN_31,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HH2_OBUF
    );
  XLXI_3_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_1_D1,
      CE => XLXI_3_XLXN_31,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HH1_OBUF
    );
  XLXI_3_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_3_XLXI_1_D0,
      CE => XLXI_3_XLXN_31,
      CLR => XLXI_3_CLR1,
      C => CLOCK,
      Q => HH0_OBUF
    );
  XLXI_3_XLXI_1_I_36_83 : INV
    port map (
      I => HH0_OBUF,
      O => XLXI_3_XLXI_1_D0
    );
  XLXI_3_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => HH1_OBUF,
      I1 => XLXI_3_XLXI_1_AX1,
      O => XLXI_3_XLXI_1_D1
    );
  XLXI_3_XLXI_1_I_36_88 : AND2
    port map (
      I0 => HH3_OBUF,
      I1 => HH0_OBUF,
      O => XLXI_3_XLXI_1_AO3A
    );
  XLXI_3_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_3_XLXN_31,
      I1 => XLXI_3_XLXI_1_TC,
      O => XLXI_3_XLXI_1_CEO
    );
  XLXI_3_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => HH2_OBUF,