📄 testclock1.tbw
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version 3
d:\文档\桌面\数字钟\CLOCK.vhf
CLOCK
VHDL
VHDL
testclock1.xwv
Clocked
-
-
10000000000000
ns
GSR:false
PRLD:false
100000000
CLOCK_LIST_BEGIN
CP
100000000
100000000
15000000
15000000
0
RISING
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
ALARMOUT
CP
ALMCLR
CP
ALMSETH
CP
ALMSETM
CP
CLR
CP
HH0
CP
HH1
CP
HH2
CP
HH3
CP
HL0
CP
HL1
CP
HL2
CP
HL3
CP
HSETUP
CP
MH0
CP
MH1
CP
MH2
CP
MH3
CP
ML0
CP
ML1
CP
ML2
CP
ML3
CP
MSETUP
CP
PAUSE
CP
SET1
CP
SH0
CP
SH1
CP
SH2
CP
SH3
CP
SL0
CP
SL1
CP
SL2
CP
SL3
CP
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
ALARMOUT_DIFF
HH0_DIFF
HH1_DIFF
HH2_DIFF
HH3_DIFF
HL0_DIFF
HL1_DIFF
HL2_DIFF
HL3_DIFF
MH0_DIFF
MH1_DIFF
MH2_DIFF
MH3_DIFF
ML0_DIFF
ML1_DIFF
ML2_DIFF
ML3_DIFF
SH0_DIFF
SH1_DIFF
SH2_DIFF
SH3_DIFF
SL0_DIFF
SL1_DIFF
SL2_DIFF
SL3_DIFF
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
CP
ALMCLR
ALMSETH
ALMSETM
CLR
HSETUP
MSETUP
PAUSE
SET1
ALARMOUT
HH0
HH1
HH2
HH3
HL0
HL1
HL2
HL3
MH0
MH1
MH2
MH3
ML0
ML1
ML2
ML3
SH0
SH1
SH2
SH3
SL0
SL1
SL2
SL3
SIGNAL_ORDER_END
-X-X-X-
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