alarm_synthesis.vhd

来自「XLINX做的数字钟」· VHDL 代码 · 共 1,004 行 · 第 1/2 页

      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D2,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
      C => INPUTM_BUFGP,
      Q => MH2
    );
  XLXI_1_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D1,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
      C => INPUTM_BUFGP,
      Q => MH1
    );
  XLXI_1_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_1_D0,
      CE => XLXI_1_XLXN_13,
      CLR => XLXI_1_XLXN_2,
      C => INPUTM_BUFGP,
      Q => MH0
    );
  XLXI_1_XLXI_1_I_36_83 : INV
    port map (
      I => MH0,
      O => XLXI_1_XLXI_1_D0
    );
  XLXI_1_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => MH1,
      I1 => XLXI_1_XLXI_1_AX1,
      O => XLXI_1_XLXI_1_D1
    );
  XLXI_1_XLXI_1_I_36_88 : AND2
    port map (
      I0 => MH3,
      I1 => MH0,
      O => XLXI_1_XLXI_1_AO3A
    );
  XLXI_1_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_1_XLXN_13,
      I1 => XLXI_1_XLXI_1_TC,
      O => XLXI_1_XLXI_1_CEO
    );
  XLXI_1_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => MH2,
      I1 => MH1,
      I2 => MH0,
      I3 => MH3,
      O => XLXI_1_XLXI_1_TC
    );
  XLXI_2_XLXI_1_I_36_81 : AND2b1
    port map (
      I0 => HH3,
      I1 => HH0,
      O => XLXI_2_XLXI_1_AX1
    );
  XLXI_2_XLXI_1_I_36_78 : XOR2
    port map (
      I0 => HH2,
      I1 => XLXI_2_XLXI_1_AX2,
      O => XLXI_2_XLXI_1_D2
    );
  XLXI_2_XLXI_1_I_36_77 : AND2
    port map (
      I0 => HH0,
      I1 => HH1,
      O => XLXI_2_XLXI_1_AX2
    );
  XLXI_2_XLXI_1_I_36_75 : OR2
    port map (
      I0 => XLXI_2_XLXI_1_AO3A,
      I1 => XLXI_2_XLXI_1_A03B,
      O => XLXI_2_XLXI_1_OX3
    );
  XLXI_2_XLXI_1_I_36_73 : XOR2
    port map (
      I0 => HH3,
      I1 => XLXI_2_XLXI_1_OX3,
      O => XLXI_2_XLXI_1_D3
    );
  XLXI_2_XLXI_1_I_36_70 : AND3
    port map (
      I0 => HH2,
      I1 => HH0,
      I2 => HH1,
      O => XLXI_2_XLXI_1_A03B
    );
  XLXI_2_XLXI_1_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D3,
      CE => XLXI_2_XLXN_31,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HH3
    );
  XLXI_2_XLXI_1_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D2,
      CE => XLXI_2_XLXN_31,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HH2
    );
  XLXI_2_XLXI_1_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D1,
      CE => XLXI_2_XLXN_31,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HH1
    );
  XLXI_2_XLXI_1_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_1_D0,
      CE => XLXI_2_XLXN_31,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HH0
    );
  XLXI_2_XLXI_1_I_36_83 : INV
    port map (
      I => HH0,
      O => XLXI_2_XLXI_1_D0
    );
  XLXI_2_XLXI_1_I_36_86 : XOR2
    port map (
      I0 => HH1,
      I1 => XLXI_2_XLXI_1_AX1,
      O => XLXI_2_XLXI_1_D1
    );
  XLXI_2_XLXI_1_I_36_88 : AND2
    port map (
      I0 => HH3,
      I1 => HH0,
      O => XLXI_2_XLXI_1_AO3A
    );
  XLXI_2_XLXI_1_I_36_99 : AND2
    port map (
      I0 => XLXI_2_XLXN_31,
      I1 => XLXI_2_XLXI_1_TC,
      O => XLXI_2_XLXI_1_CEO
    );
  XLXI_2_XLXI_1_I_36_105 : AND4b2
    port map (
      I0 => HH2,
      I1 => HH1,
      I2 => HH0,
      I3 => HH3,
      O => XLXI_2_XLXI_1_TC
    );
  XLXI_30_I_36_170 : FMAP
    port map (
      I1 => HHO3,
      I2 => HHO2,
      I3 => HHO1,
      I4 => HHO0,
      O => XLXI_30_S3
    );
  XLXI_30_I_36_165 : MUXCY
    port map (
      CI => XLXI_30_C2,
      DI => XLXI_30_XLXN_1,
      S => XLXI_30_S3,
      O => ALARMOUT_OBUF
    );
  XLXI_30_I_36_161 : AND4
    port map (
      I0 => HHO3,
      I1 => HHO2,
      I2 => HHO1,
      I3 => HHO0,
      O => XLXI_30_S3
    );
  XLXI_30_I_36_151 : AND4
    port map (
      I0 => HLO3,
      I1 => HLO2,
      I2 => HLO1,
      I3 => HLO0,
      O => XLXI_30_S2
    );
  XLXI_30_I_36_147 : MUXCY_L
    port map (
      CI => XLXI_30_C1,
      DI => XLXI_30_XLXN_1,
      S => XLXI_30_S2,
      LO => XLXI_30_C2
    );
  XLXI_30_I_36_142 : FMAP
    port map (
      I1 => HLO3,
      I2 => HLO2,
      I3 => HLO1,
      I4 => HLO0,
      O => XLXI_30_S2
    );
  XLXI_30_I_36_138 : FMAP
    port map (
      I1 => MHO3,
      I2 => MHO2,
      I3 => MHO1,
      I4 => MHO0,
      O => XLXI_30_S1
    );
  XLXI_30_I_36_129 : MUXCY_L
    port map (
      CI => XLXI_30_C0,
      DI => XLXI_30_XLXN_1,
      S => XLXI_30_S1,
      LO => XLXI_30_C1
    );
  XLXI_30_I_36_127 : AND4
    port map (
      I0 => MHO3,
      I1 => MHO2,
      I2 => MHO1,
      I3 => MHO0,
      O => XLXI_30_S1
    );
  XLXI_30_I_36_110 : AND4
    port map (
      I0 => MLO3,
      I1 => MLO2,
      I2 => MLO1,
      I3 => MLO0,
      O => XLXI_30_S0
    );
  XLXI_30_I_36_109 : GND
    port map (
      G => XLXI_30_XLXN_1
    );
  XLXI_30_I_36_107 : VCC
    port map (
      P => XLXI_30_CIN
    );
  XLXI_30_I_36_29 : FMAP
    port map (
      I1 => MLO3,
      I2 => MLO2,
      I3 => MLO1,
      I4 => MLO0,
      O => XLXI_30_S0
    );
  XLXI_30_I_36_2 : MUXCY_L
    port map (
      CI => XLXI_30_CIN,
      DI => XLXI_30_XLXN_1,
      S => XLXI_30_S0,
      LO => XLXI_30_C0
    );
  XLXI_1_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => ML3,
      I1 => ML0,
      O => XLXI_1_XLXI_2_AX1
    );
  XLXI_1_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => ML2,
      I1 => XLXI_1_XLXI_2_AX2,
      O => XLXI_1_XLXI_2_D2
    );
  XLXI_1_XLXI_2_I_36_77 : AND2
    port map (
      I0 => ML0,
      I1 => ML1,
      O => XLXI_1_XLXI_2_AX2
    );
  XLXI_1_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_1_XLXI_2_AO3A,
      I1 => XLXI_1_XLXI_2_A03B,
      O => XLXI_1_XLXI_2_OX3
    );
  XLXI_1_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => ML3,
      I1 => XLXI_1_XLXI_2_OX3,
      O => XLXI_1_XLXI_2_D3
    );
  XLXI_1_XLXI_2_I_36_70 : AND3
    port map (
      I0 => ML2,
      I1 => ML0,
      I2 => ML1,
      O => XLXI_1_XLXI_2_A03B
    );
  XLXI_1_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D3,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => INPUTM_BUFGP,
      Q => ML3
    );
  XLXI_1_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D2,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => INPUTM_BUFGP,
      Q => ML2
    );
  XLXI_1_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D1,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => INPUTM_BUFGP,
      Q => ML1
    );
  XLXI_1_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_1_XLXI_2_D0,
      CE => SET1_IBUF,
      CLR => CLR_IBUF,
      C => INPUTM_BUFGP,
      Q => ML0
    );
  XLXI_1_XLXI_2_I_36_83 : INV
    port map (
      I => ML0,
      O => XLXI_1_XLXI_2_D0
    );
  XLXI_1_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => ML1,
      I1 => XLXI_1_XLXI_2_AX1,
      O => XLXI_1_XLXI_2_D1
    );
  XLXI_1_XLXI_2_I_36_88 : AND2
    port map (
      I0 => ML3,
      I1 => ML0,
      O => XLXI_1_XLXI_2_AO3A
    );
  XLXI_1_XLXI_2_I_36_99 : AND2
    port map (
      I0 => SET1_IBUF,
      I1 => XLXI_1_XLXI_2_TC,
      O => XLXI_1_XLXI_2_CEO
    );
  XLXI_1_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => ML2,
      I1 => ML1,
      I2 => ML0,
      I3 => ML3,
      O => XLXI_1_XLXI_2_TC
    );
  XLXI_2_XLXI_2_I_36_81 : AND2b1
    port map (
      I0 => HL3,
      I1 => HL0,
      O => XLXI_2_XLXI_2_AX1
    );
  XLXI_2_XLXI_2_I_36_78 : XOR2
    port map (
      I0 => HL2,
      I1 => XLXI_2_XLXI_2_AX2,
      O => XLXI_2_XLXI_2_D2
    );
  XLXI_2_XLXI_2_I_36_77 : AND2
    port map (
      I0 => HL0,
      I1 => HL1,
      O => XLXI_2_XLXI_2_AX2
    );
  XLXI_2_XLXI_2_I_36_75 : OR2
    port map (
      I0 => XLXI_2_XLXI_2_AO3A,
      I1 => XLXI_2_XLXI_2_A03B,
      O => XLXI_2_XLXI_2_OX3
    );
  XLXI_2_XLXI_2_I_36_73 : XOR2
    port map (
      I0 => HL3,
      I1 => XLXI_2_XLXI_2_OX3,
      O => XLXI_2_XLXI_2_D3
    );
  XLXI_2_XLXI_2_I_36_70 : AND3
    port map (
      I0 => HL2,
      I1 => HL0,
      I2 => HL1,
      O => XLXI_2_XLXI_2_A03B
    );
  XLXI_2_XLXI_2_I_Q3 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D3,
      CE => SET1_IBUF,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HL3
    );
  XLXI_2_XLXI_2_I_Q2 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D2,
      CE => SET1_IBUF,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HL2
    );
  XLXI_2_XLXI_2_I_Q1 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D1,
      CE => SET1_IBUF,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HL1
    );
  XLXI_2_XLXI_2_I_Q0 : FDCE
    generic map(
      INIT => '0'
    )
    port map (
      D => XLXI_2_XLXI_2_D0,
      CE => SET1_IBUF,
      CLR => XLXI_2_CLR1,
      C => INPUTH_BUFGP,
      Q => HL0
    );
  XLXI_2_XLXI_2_I_36_83 : INV
    port map (
      I => HL0,
      O => XLXI_2_XLXI_2_D0
    );
  XLXI_2_XLXI_2_I_36_86 : XOR2
    port map (
      I0 => HL1,
      I1 => XLXI_2_XLXI_2_AX1,
      O => XLXI_2_XLXI_2_D1
    );
  XLXI_2_XLXI_2_I_36_88 : AND2
    port map (
      I0 => HL3,
      I1 => HL0,
      O => XLXI_2_XLXI_2_AO3A
    );
  XLXI_2_XLXI_2_I_36_99 : AND2
    port map (
      I0 => SET1_IBUF,
      I1 => XLXI_2_XLXI_2_TC,
      O => XLXI_2_XLXI_2_CEO
    );
  XLXI_2_XLXI_2_I_36_105 : AND4b2
    port map (
      I0 => HL2,
      I1 => HL1,
      I2 => HL0,
      I3 => HL3,
      O => XLXI_2_XLXI_2_TC
    );

end Structure;