📄 cnt1.vhd
字号:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt1 is
port(clk9,clr:in std_logic;
enn:in std_logic;
ccout:buffer std_logic;
qqout:buffer std_logic_vector(1 downto 0));
end cnt1;
architecture one of cnt1 is
begin
process(clk9,enn)
begin
if clr='0' then
qqout<="00";
ccout<='0';
elsif clk9'event and clk9='1' then
if enn='1' then
if qqout<1 then
qqout<=qqout+1;
ccout<='1';
else ccout<='0';
end if;
else ccout<='0';
end if;
end if;
end process;
end one;
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