sin.hier_info

使用VHDL语言和CPLD芯片生成39KHz的信号

|SIN
CLK => Count_Set_Freq[9].CLK
CLK => Count_Set_Freq[8].CLK
CLK => Count_Set_Freq[7].CLK
CLK => Count_Set_Freq[6].CLK
CLK => Count_Set_Freq[5].CLK
CLK => Count_Set_Freq[4].CLK
CLK => Count_Set_Freq[3].CLK
CLK => Count_Set_Freq[2].CLK
CLK => Count_Set_Freq[1].CLK
CLK => Count_Set_Freq[0].CLK
CLK => VAL_Freq_Set[8].CLK
CLK => VAL_Freq_Set[7].CLK
CLK => VAL_Freq_Set[6].CLK
CLK => VAL_Freq_Set[5].CLK
CLK => VAL_Freq_Set[4].CLK
CLK => VAL_Freq_Set[3].CLK
CLK => VAL_Freq_Set[2].CLK
CLK => VAL_Freq_Set[1].CLK
CLK => VAL_Freq_Set[0].CLK
CLK => Set_Freq_OLD_IN[4].CLK
CLK => Set_Freq_OLD_IN[3].CLK
CLK => Set_Freq_OLD_IN[2].CLK
CLK => Set_Freq_OLD_IN[1].CLK
CLK => Count_Freq[9].CLK
CLK => Count_Freq[8].CLK
CLK => Count_Freq[7].CLK
CLK => Count_Freq[6].CLK
CLK => Count_Freq[5].CLK
CLK => Count_Freq[4].CLK
CLK => Count_Freq[3].CLK
CLK => Count_Freq[2].CLK
CLK => Count_Freq[1].CLK
CLK => Count_Freq[0].CLK
CLK => Signal_Freq_Out~reg0.CLK
Set_Freq_IN[1] => Equal4.IN7
Set_Freq_IN[1] => Equal3.IN7
Set_Freq_IN[1] => Equal2.IN7
Set_Freq_IN[1] => Equal1.IN7
Set_Freq_IN[1] => Equal0.IN3
Set_Freq_IN[1] => Set_Freq_OLD_IN[1].DATAIN
Set_Freq_IN[2] => Equal4.IN6
Set_Freq_IN[2] => Equal3.IN6
Set_Freq_IN[2] => Equal2.IN6
Set_Freq_IN[2] => Equal1.IN6
Set_Freq_IN[2] => Equal0.IN2
Set_Freq_IN[2] => Set_Freq_OLD_IN[2].DATAIN
Set_Freq_IN[3] => Equal4.IN5
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Set_Freq_IN[3] => Equal2.IN5
Set_Freq_IN[3] => Equal1.IN5
Set_Freq_IN[3] => Equal0.IN1
Set_Freq_IN[3] => Set_Freq_OLD_IN[3].DATAIN
Set_Freq_IN[4] => Equal4.IN4
Set_Freq_IN[4] => Equal3.IN4
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Set_Freq_IN[4] => Equal1.IN4
Set_Freq_IN[4] => Equal0.IN0
Set_Freq_IN[4] => Set_Freq_OLD_IN[4].DATAIN
Signal_Freq_Out <= comb~3
Signal_RUN_DIS <= comb~1