parity.v

来自「verilog HDL example .many module .」· Verilog 代码 · 共 7 行

module parity(even_bit,odd_bit,input_bus);
output even_bit,odd_bit;
input[7:0] input_bus;
assign odd_bit = ^input_bus;
assign even_bit = ~odd_bit;
endmodule