cpu.tan.rpt

来自「说明：cpuyuanma1是硬布线控制器源代码」· RPT 代码 · 共 378 行 · 第 1/5 页

; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mar[0]           ; mdr[1]      ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mar[2]           ; mdr[5]      ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mar[1]           ; mdr[7]      ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mem[2][5]        ; sysbus[5]   ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mar[0]           ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mem[18][3]       ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.44 MHz ( period = 22.500 ns )                    ; mar[0]           ; sysbus[2]   ; clock      ; clock    ; None                        ; None                      ; 20.700 ns               ;
; N/A                                     ; 44.84 MHz ( period = 22.300 ns )                    ; mar[0]           ; mdr_out[5]  ; clock      ; clock    ; None                        ; None                      ; 20.500 ns               ;
; N/A                                     ; 44.84 MHz ( period = 22.300 ns )                    ; mar[2]           ; mdr_out[4]  ; clock      ; clock    ; None                        ; None                      ; 20.500 ns               ;
; N/A                                     ; 44.84 MHz ( period = 22.300 ns )                    ; mar[0]           ; sysbus[5]   ; clock      ; clock    ; None                        ; None                      ; 20.500 ns               ;
; N/A                                     ; 44.84 MHz ( period = 22.300 ns )                    ; mar[2]           ; sysbus[4]   ; clock      ; clock    ; None                        ; None                      ; 20.500 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mdr[5]           ; mdr_out[7]  ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mdr[6]           ; mdr_out[7]  ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mar[3]           ; mdr[0]      ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mar[3]           ; mdr[6]      ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mdr[6]           ; z_flag~reg0 ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mdr[5]           ; sysbus[7]   ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.05 MHz ( period = 22.200 ns )                    ; mdr[6]           ; sysbus[7]   ; clock      ; clock    ; None                        ; None                      ; 20.400 ns               ;
; N/A                                     ; 45.25 MHz ( period = 22.100 ns )                    ; mdr[5]           ; mdr_out[5]  ; clock      ; clock    ; None                        ; None                      ; 20.300 ns               ;
; N/A                                     ; 45.25 MHz ( period = 22.100 ns )                    ; mar[1]           ; mdr[4]      ; clock      ; clock    ; None                        ; None                      ; 20.300 ns               ;
; N/A                                     ; 45.25 MHz ( period = 22.100 ns )                    ; mar[3]           ; mdr[5]      ; clock      ; clock    ; None                        ; None                      ; 20.300 ns               ;
; N/A                                     ; 45.25 MHz ( period = 22.100 ns )                    ; mdr[5]           ; z_flag~reg0 ; clock      ; clock    ; None                        ; None                      ; 20.300 ns               ;
; N/A                                     ; 45.25 MHz ( period = 22.100 ns )                    ; mdr[5]           ; sysbus[5]   ; clock      ; clock    ; None                        ; None                      ; 20.300 ns               ;
; N/A                                     ; 45.45 MHz ( period = 22.000 ns )                    ; mar[2]           ; mdr[3]      ; clock      ; clock    ; None                        ; None                      ; 20.200 ns               ;
; N/A                                     ; 45.45 MHz ( period = 22.000 ns )                    ; mar[0]           ; mdr[0]      ; clock      ; clock    ; None                        ; None                      ; 20.200 ns               ;
; N/A                                     ; 45.45 MHz ( period = 22.000 ns )                    ; mar[2]           ; mdr[0]      ; clock      ; clock    ; None                        ; None                      ; 20.200 ns               ;
; N/A                                     ; 45.45 MHz ( period = 22.000 ns )                    ; mar[0]           ; mdr[6]      ; clock      ; clock    ; None                        ; None                      ; 20.200 ns               ;
; N/A                                     ; 45.66 MHz ( period = 21.900 ns )                    ; mdr[6]           ; mdr_out[6]  ; clock      ; clock    ; None                        ; None                      ; 20.100 ns               ;
; N/A                                     ; 45.66 MHz ( period = 21.900 ns )                    ; present_state.s7 ; mdr_out[3]  ; clock      ; clock    ; None                        ; None                      ; 20.100 ns               ;
; N/A                                     ; 45.66 MHz ( period = 21.900 ns )                    ; mdr[6]           ; sysbus[6]   ; clock      ; clock    ; None                        ; None                      ; 20.100 ns               ;
; N/A                                     ; 45.66 MHz ( period = 21.900 ns )                    ; present_state.s7 ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 20.100 ns               ;
; N/A                                     ; 45.87 MHz ( period = 21.800 ns )                    ; mdr[5]           ; mdr_out[6]  ; clock      ; clock    ; None                        ; None                      ; 20.000 ns               ;
; N/A                                     ; 45.87 MHz ( period = 21.800 ns )                    ; mar[3]           ; mdr[3]      ; clock      ; clock    ; None                        ; None                      ; 20.000 ns               ;
; N/A                                     ; 45.87 MHz ( period = 21.800 ns )                    ; mdr[5]           ; sysbus[6]   ; clock      ; clock    ; None                        ; None                      ; 20.000 ns               ;
; N/A                                     ; 46.08 MHz ( period = 21.700 ns )                    ; mdr[2]           ; mdr_out[3]  ; clock      ; clock    ; None                        ; None                      ; 19.900 ns               ;
; N/A                                     ; 46.08 MHz ( period = 21.700 ns )                    ; mar[2]           ; mdr[6]      ; clock      ; clock    ; None                        ; None                      ; 19.900 ns               ;
; N/A                                     ; 46.08 MHz ( period = 21.700 ns )                    ; mar[1]           ; mdr[5]      ; clock      ; clock    ; None                        ; None                      ; 19.900 ns               ;
; N/A                                     ; 46.08 MHz ( period = 21.700 ns )                    ; mdr[2]           ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 19.900 ns               ;
; N/A                                     ; 46.30 MHz ( period = 21.600 ns )                    ; mar[3]           ; mdr[4]      ; clock      ; clock    ; None                        ; None                      ; 19.800 ns               ;
; N/A                                     ; 46.51 MHz ( period = 21.500 ns )                    ; mdr[3]           ; mdr_out[3]  ; clock      ; clock    ; None                        ; None                      ; 19.700 ns               ;
; N/A                                     ; 46.51 MHz ( period = 21.500 ns )                    ; present_state.s7 ; mdr_out[1]  ; clock      ; clock    ; None                        ; None                      ; 19.700 ns               ;
; N/A                                     ; 46.51 MHz ( period = 21.500 ns )                    ; mdr[3]           ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 19.700 ns               ;
; N/A                                     ; 46.51 MHz ( period = 21.500 ns )                    ; present_state.s7 ; sysbus[1]   ; clock      ; clock    ; None                        ; None                      ; 19.700 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; mar[3]           ; mdr_out[7]  ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; mdr[1]           ; mdr_out[3]  ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; present_state.s7 ; mar_out[1]  ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; mem[0][1]        ; mdr_out[1]  ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; mar[3]           ; sysbus[7]   ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; mdr[1]           ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.73 MHz ( period = 21.400 ns )                    ; mem[0][1]        ; sysbus[1]   ; clock      ; clock    ; None                        ; None                      ; 19.600 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; present_state.s7 ; mdr_out[7]  ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; present_state.s0 ; mdr_out[6]  ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mem[0][6]        ; mdr_out[6]  ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mem[16][5]       ; mdr_out[5]  ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mar[1]           ; mdr_out[3]  ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mar[1]           ; mdr[2]      ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mar[3]           ; mdr[2]      ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; present_state.s7 ; sysbus[7]   ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; present_state.s0 ; sysbus[6]   ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mem[0][6]        ; sysbus[6]   ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mem[16][5]       ; sysbus[5]   ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 46.95 MHz ( period = 21.300 ns )                    ; mar[1]           ; sysbus[3]   ; clock      ; clock    ; None                        ; None                      ; 19.500 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; present_state.s6 ; mdr_out[6]  ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; mem[16][6]       ; mdr_out[6]  ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; mar[2]           ; mdr[4]      ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; mar[2]           ; mdr[1]      ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; present_state.s7 ; z_flag~reg0 ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; present_state.s6 ; sysbus[6]   ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.17 MHz ( period = 21.200 ns )                    ; mem[16][6]       ; sysbus[6]   ; clock      ; clock    ; None                        ; None                      ; 19.400 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; mdr[2]           ; mdr_out[7]  ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; present_state.s7 ; mdr_out[5]  ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; mem[3][5]        ; mdr_out[5]  ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; mdr[1]           ; mdr_out[1]  ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; mem[8][1]        ; mdr_out[1]  ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; mem[2][1]        ; mdr_out[1]  ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;
; N/A                                     ; 47.39 MHz ( period = 21.100 ns )                    ; mdr[2]           ; sysbus[7]   ; clock      ; clock    ; None                        ; None                      ; 19.300 ns               ;