📄 cpu.tan.rpt
字号:
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clock ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clock' ;
+-----------------------------------------+-----------------------------------------------------+------------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[1] ; mdr_out[7] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[2] ; mdr_out[5] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[0] ; mdr_out[4] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[0] ; mdr_out[1] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[1] ; sysbus[7] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[2] ; sysbus[5] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[0] ; sysbus[4] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mar[0] ; sysbus[1] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 41.49 MHz ( period = 24.100 ns ) ; mar[3] ; mdr_out[6] ; clock ; clock ; None ; None ; 22.300 ns ;
; N/A ; 41.49 MHz ( period = 24.100 ns ) ; mar[3] ; sysbus[6] ; clock ; clock ; None ; None ; 22.300 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; mar[3] ; mdr_out[5] ; clock ; clock ; None ; None ; 22.200 ns ;
; N/A ; 41.67 MHz ( period = 24.000 ns ) ; mar[3] ; sysbus[5] ; clock ; clock ; None ; None ; 22.200 ns ;
; N/A ; 41.84 MHz ( period = 23.900 ns ) ; mar[0] ; mdr_out[6] ; clock ; clock ; None ; None ; 22.100 ns ;
; N/A ; 41.84 MHz ( period = 23.900 ns ) ; mar[2] ; mdr_out[3] ; clock ; clock ; None ; None ; 22.100 ns ;
; N/A ; 41.84 MHz ( period = 23.900 ns ) ; mar[0] ; sysbus[6] ; clock ; clock ; None ; None ; 22.100 ns ;
; N/A ; 41.84 MHz ( period = 23.900 ns ) ; mar[2] ; sysbus[3] ; clock ; clock ; None ; None ; 22.100 ns ;
; N/A ; 42.19 MHz ( period = 23.700 ns ) ; mar[3] ; mdr_out[3] ; clock ; clock ; None ; None ; 21.900 ns ;
; N/A ; 42.19 MHz ( period = 23.700 ns ) ; mar[3] ; sysbus[3] ; clock ; clock ; None ; None ; 21.900 ns ;
; N/A ; 42.37 MHz ( period = 23.600 ns ) ; mar[2] ; mdr_out[6] ; clock ; clock ; None ; None ; 21.800 ns ;
; N/A ; 42.37 MHz ( period = 23.600 ns ) ; mar[1] ; mdr_out[5] ; clock ; clock ; None ; None ; 21.800 ns ;
; N/A ; 42.37 MHz ( period = 23.600 ns ) ; mar[2] ; sysbus[6] ; clock ; clock ; None ; None ; 21.800 ns ;
; N/A ; 42.37 MHz ( period = 23.600 ns ) ; mar[1] ; sysbus[5] ; clock ; clock ; None ; None ; 21.800 ns ;
; N/A ; 42.92 MHz ( period = 23.300 ns ) ; mar[0] ; mdr[4] ; clock ; clock ; None ; None ; 21.500 ns ;
; N/A ; 43.10 MHz ( period = 23.200 ns ) ; mar[1] ; mdr_out[4] ; clock ; clock ; None ; None ; 21.400 ns ;
; N/A ; 43.10 MHz ( period = 23.200 ns ) ; mar[1] ; mdr_out[2] ; clock ; clock ; None ; None ; 21.400 ns ;
; N/A ; 43.10 MHz ( period = 23.200 ns ) ; mar[3] ; mdr_out[2] ; clock ; clock ; None ; None ; 21.400 ns ;
; N/A ; 43.10 MHz ( period = 23.200 ns ) ; mar[1] ; sysbus[4] ; clock ; clock ; None ; None ; 21.400 ns ;
; N/A ; 43.10 MHz ( period = 23.200 ns ) ; mar[1] ; sysbus[2] ; clock ; clock ; None ; None ; 21.400 ns ;
; N/A ; 43.10 MHz ( period = 23.200 ns ) ; mar[3] ; sysbus[2] ; clock ; clock ; None ; None ; 21.400 ns ;
; N/A ; 43.29 MHz ( period = 23.100 ns ) ; mar[2] ; mdr_out[1] ; clock ; clock ; None ; None ; 21.300 ns ;
; N/A ; 43.29 MHz ( period = 23.100 ns ) ; mar[2] ; sysbus[1] ; clock ; clock ; None ; None ; 21.300 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; mar[3] ; mdr_out[0] ; clock ; clock ; None ; None ; 21.200 ns ;
; N/A ; 43.48 MHz ( period = 23.000 ns ) ; mar[3] ; sysbus[0] ; clock ; clock ; None ; None ; 21.200 ns ;
; N/A ; 43.67 MHz ( period = 22.900 ns ) ; mar[0] ; mdr_out[7] ; clock ; clock ; None ; None ; 21.100 ns ;
; N/A ; 43.67 MHz ( period = 22.900 ns ) ; mar[3] ; mdr_out[1] ; clock ; clock ; None ; None ; 21.100 ns ;
; N/A ; 43.67 MHz ( period = 22.900 ns ) ; mar[0] ; sysbus[7] ; clock ; clock ; None ; None ; 21.100 ns ;
; N/A ; 43.67 MHz ( period = 22.900 ns ) ; mar[3] ; sysbus[1] ; clock ; clock ; None ; None ; 21.100 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mem[0][5] ; mdr_out[5] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mem[18][1] ; mdr_out[1] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mar[0] ; mdr_out[0] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mar[2] ; mdr_out[0] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mem[0][5] ; sysbus[5] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mem[18][1] ; sysbus[1] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mar[0] ; sysbus[0] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 43.86 MHz ( period = 22.800 ns ) ; mar[2] ; sysbus[0] ; clock ; clock ; None ; None ; 21.000 ns ;
; N/A ; 44.05 MHz ( period = 22.700 ns ) ; mar[3] ; mdr_out[4] ; clock ; clock ; None ; None ; 20.900 ns ;
; N/A ; 44.05 MHz ( period = 22.700 ns ) ; mar[2] ; mdr_out[2] ; clock ; clock ; None ; None ; 20.900 ns ;
; N/A ; 44.05 MHz ( period = 22.700 ns ) ; mar[1] ; mdr_out[1] ; clock ; clock ; None ; None ; 20.900 ns ;
; N/A ; 44.05 MHz ( period = 22.700 ns ) ; mar[3] ; sysbus[4] ; clock ; clock ; None ; None ; 20.900 ns ;
; N/A ; 44.05 MHz ( period = 22.700 ns ) ; mar[2] ; sysbus[2] ; clock ; clock ; None ; None ; 20.900 ns ;
; N/A ; 44.05 MHz ( period = 22.700 ns ) ; mar[1] ; sysbus[1] ; clock ; clock ; None ; None ; 20.900 ns ;
; N/A ; 44.44 MHz ( period = 22.500 ns ) ; mem[2][5] ; mdr_out[5] ; clock ; clock ; None ; None ; 20.700 ns ;
; N/A ; 44.44 MHz ( period = 22.500 ns ) ; mar[0] ; mdr_out[3] ; clock ; clock ; None ; None ; 20.700 ns ;
; N/A ; 44.44 MHz ( period = 22.500 ns ) ; mem[18][3] ; mdr_out[3] ; clock ; clock ; None ; None ; 20.700 ns ;
; N/A ; 44.44 MHz ( period = 22.500 ns ) ; mar[0] ; mdr_out[2] ; clock ; clock ; None ; None ; 20.700 ns ;
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