traffic.tan.rpt
来自「CPLD VHDL CODE非常好的参考资料」· RPT 代码 · 共 304 行 · 第 1/5 页
RPT
304 行
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[1] ; second[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[2] ; second[2] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[2] ; first[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[1] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[0] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[3] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[2] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[3] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[0] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[1] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[2] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[0] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[1] ; first[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[1] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[0] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[3] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[2] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[3] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[0] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[1] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[2] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[0] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[1] ; second[3] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[1] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[0] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[3] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[2] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[3] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[0] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[1] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[2] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[0] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[1] ; state[0] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[1] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; state[0] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[3] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[2] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[3] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[0] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; first[1] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[2] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[0] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; second[1] ; state[1] ; clk ; clk ; None ; None ; 8.000 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------------------------------+------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+------------+------------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+------------+------------+------------+
; N/A ; None ; 34.000 ns ; first[0] ; dataout[5] ; clk ;
; N/A ; None ; 34.000 ns ; first[1] ; dataout[5] ; clk ;
; N/A ; None ; 34.000 ns ; second[0] ; dataout[5] ; clk ;
; N/A ; None ; 34.000 ns ; second[1] ; dataout[5] ; clk ;
; N/A ; None ; 34.000 ns ; second[3] ; dataout[2] ; clk ;
; N/A ; None ; 34.000 ns ; first[0] ; dataout[2] ; clk ;
; N/A ; None ; 34.000 ns ; first[1] ; dataout[2] ; clk ;
; N/A ; None ; 34.000 ns ; se⌨️ 快捷键说明
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