📄 fpga2pc.fit.rpt
字号:
; 195 ; 160 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 196 ; 161 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 197 ; 162 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 198 ; 163 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 199 ; 164 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 200 ; 165 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 201 ; 166 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 202 ; 167 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 203 ; 168 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 204 ; 169 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 205 ; 170 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 206 ; 171 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 207 ; 172 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 208 ; 173 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 209 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 210 ; ; ; GND ; gnd ; ; ; -- ; ;
; 211 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 212 ; ; ; GND ; gnd ; ; ; -- ; ;
; 213 ; 174 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 214 ; 175 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 215 ; 176 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 216 ; 177 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 217 ; 178 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 218 ; 179 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 219 ; 180 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 220 ; 181 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 221 ; 182 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 222 ; 183 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 223 ; 184 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 224 ; 185 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 225 ; 186 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 226 ; 187 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 227 ; 188 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 228 ; 189 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 229 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 230 ; ; ; GND ; gnd ; ; ; -- ; ;
; 231 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 232 ; ; ; GND ; gnd ; ; ; -- ; ;
; 233 ; 190 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 234 ; 191 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 235 ; 192 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 236 ; 193 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 237 ; 194 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 238 ; 195 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 239 ; 196 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
; 240 ; 197 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |fpga2pc ; 13 (13) ; 13 ; 0 ; 15 ; 0 ; 0 (0) ; 2 (2) ; 11 (11) ; 8 (8) ; |fpga2pc ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+--------------+----------+---------------+---------------+-----------------------+-----+
; fifo_pf ; Input ; OFF ; OFF ; -- ; -- ;
; fifo_empty ; Input ; OFF ; OFF ; -- ; -- ;
; rst ; Input ; OFF ; OFF ; -- ; -- ;
; fifo_full ; Input ; ON ; ON ; -- ; -- ;
; clk ; Input ; OFF ; OFF ; -- ; -- ;
; fifo_wr ; Output ; -- ; -- ; -- ; -- ;
; fifo_rd ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[0] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[1] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[2] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[3] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[4] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[5] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[6] ; Output ; -- ; -- ; -- ; -- ;
; fifo_data[7] ; Output ; -- ; -- ; -- ; -- ;
+--------------+----------+---------------+---------------+-----------------------+-----+
+----------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+----------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+----------------------+-------------------+---------+
; fifo_pf ; ; ;
; fifo_empty ; ; ;
; rst ; ; ;
; fifo_full ; ; ;
; - STATE.WRITE_1 ; 1 ; ON ;
; - STATE.WRITE_2 ; 1 ; ON ;
; clk ; ; ;
+----------------------+-------------------+---------+
+-------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+----------------+---------------+---------+---------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+----------------+---------------+---------+---------------------------+--------+----------------------+------------------+
; clk ; PIN_153 ; 1 ; Clock ; no ; -- ; -- ;
; clkin ; LC_X19_Y10_N2 ; 13 ; Clock ; yes ; Global clock ; GCLK6 ;
; fifo_data[7]~8 ; LC_X2_Y9_N9 ; 8 ; Clock enable ; no ; -- ; -- ;
; rst ; PIN_131 ; 13 ; Async. clear, Async. load ; yes ; Global clock ; GCLK7 ;
+----------------+---------------+---------+---------------------------+--------+----------------------+------------------+
+---------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-------+---------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+---------------+---------+----------------------+------------------+
; clkin ; LC_X19_Y10_N2 ; 13 ; Global clock ; GCLK6 ;
; rst ; PIN_131 ; 13 ; Global clock ; GCLK7 ;
+-------+---------------+---------+----------------------+------------------+
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