seg7led.sim.rpt

来自「Verilog HDL源码」· RPT 代码 · 共 457 行 · 第 1/5 页

; |segmain|Decoder1~38                                          ; |segmain|Decoder1~38                                          ; out              ;
; |segmain|Decoder1~39                                          ; |segmain|Decoder1~39                                          ; out              ;
; |segmain|Decoder1~40                                          ; |segmain|Decoder1~40                                          ; out              ;
; |segmain|lpm_mux:Mux3|mux_cfc:auto_generated|_~0              ; |segmain|lpm_mux:Mux3|mux_cfc:auto_generated|_~0              ; out0             ;
; |segmain|lpm_mux:Mux3|mux_cfc:auto_generated|result_node[0]~0 ; |segmain|lpm_mux:Mux3|mux_cfc:auto_generated|result_node[0]~0 ; out0             ;
; |segmain|lpm_mux:Mux3|mux_cfc:auto_generated|_~7              ; |segmain|lpm_mux:Mux3|mux_cfc:auto_generated|_~7              ; out0             ;
; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~0              ; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~0              ; out0             ;
; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|result_node[0]~0 ; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|result_node[0]~0 ; out0             ;
; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~3              ; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~3              ; out0             ;
; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~5              ; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~5              ; out0             ;
; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|w_result19w~0    ; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|w_result19w~0    ; out0             ;
; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~7              ; |segmain|lpm_mux:Mux2|mux_cfc:auto_generated|_~7              ; out0             ;
; |segmain|lpm_mux:Mux0|mux_cfc:auto_generated|_~3              ; |segmain|lpm_mux:Mux0|mux_cfc:auto_generated|_~3              ; out0             ;
; |segmain|lpm_mux:Mux0|mux_cfc:auto_generated|_~7              ; |segmain|lpm_mux:Mux0|mux_cfc:auto_generated|_~7              ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0       ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0       ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[0]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[0]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~1                   ; |segmain|lpm_add_sub:Add0|addcore:adder|_~1                   ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~2                   ; |segmain|lpm_add_sub:Add0|addcore:adder|_~2                   ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[36]~1      ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[36]~1      ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[14]        ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[14]        ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[13]        ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[13]        ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[12]        ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[12]        ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[11]        ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[11]        ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[10]        ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[10]        ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[9]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[9]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[8]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[8]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[7]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[7]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[6]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[6]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[5]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[5]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[4]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[4]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[3]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[3]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[2]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[2]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[1]         ; |segmain|lpm_add_sub:Add0|addcore:adder|datab_node[1]         ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~26                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~26                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~27                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~27                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~28                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~28                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~29                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~29                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~30                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~30                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~31                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~31                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~32                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~32                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~33                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~33                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~34                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~34                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~35                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~35                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~36                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~36                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~37                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~37                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~38                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~38                  ; out0             ;
; |segmain|lpm_add_sub:Add0|addcore:adder|_~39                  ; |segmain|lpm_add_sub:Add0|addcore:adder|_~39                  ; out0             ;
+---------------------------------------------------------------+---------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                                                                                         ;
+---------------------------------------------------------------+---------------------------------------------------------------+------------------+
; Node Name                                                     ; Output Port Name                                              ; Output Port Type ;
+---------------------------------------------------------------+---------------------------------------------------------------+------------------+
; |segmain|WideOr2                                              ; |segmain|WideOr2                                              ; out0             ;
; |segmain|reset_n                                              ; |segmain|reset_n                                              ; out              ;
; |segmain|datain[0]                                            ; |segmain|datain[0]                                            ; out              ;
; |segmain|datain[1]                                            ; |segmain|datain[1]                                            ; out              ;
; |segmain|datain[2]                                            ; |segmain|datain[2]                                            ; out              ;
; |segmain|datain[3]                                            ; |segmain|datain[3]                                            ; out              ;
; |segmain|datain[4]                                            ; |segmain|datain[4]                                            ; out              ;
; |segmain|datain[5]                                            ; |segmain|datain[5]                                            ; out              ;
; |segmain|datain[6]                                            ; |segmain|datain[6]                                            ; out              ;
; |segmain|datain[7]                                            ; |segmain|datain[7]                                            ; out              ;
; |segmain|datain[8]                                            ; |segmain|datain[8]                                            ; out              ;
; |segmain|datain[9]                                            ; |segmain|datain[9]                                            ; out              ;
; |segmain|datain[10]                                           ; |segmain|datain[10]                                           ; out              ;
; |segmain|datain[11]                                           ; |segmain|datain[11]                                           ; out              ;
; |segmain|datain[12]                                           ; |segmain|datain[12]                                           ; out              ;
; |segmain|datain[13]                                           ; |segmain|datain[13]                                           ; out              ;
; |segmain|datain[14]                                           ; |segmain|datain[14]                                           ; out              ;
; |segmain|datain[15]                                           ; |segmain|datain[15]                                           ; out              ;
; |segmain|seg_data[4]                                          ; |segmain|seg_data[4]                                          ; pin_out          ;
; |segmain|seg_data[7]                                          ; |segmain|seg_data[7]                                          ; pin_out          ;
; |segmain|Decoder1~33                                          ; |segmain|Decoder1~33                                          ; out              ;
; |segmain|Decoder1~34                                          ; |segmain|Decoder1~34                                          ; out              ;
; |segmain|Decoder1~35                                          ; |segmain|Decoder1~35                                          ; out              ;
; |segmain|Decoder1~36                                          ; |segmain|Decoder1~36                                          ; out              ;
; |segmain|Decoder1~37                                          ; |segmain|Decoder1~37                                          ; out              ;
; |segmain|Decoder1~38                                          ; |segmain|Decoder1~38                                          ; out              ;
; |segmain|Decoder1~39                                          ; |segmain|Decoder1~39                                          ; out              ;
; |segmain|Decoder1~40                                          ; |segmain|Decoder1~40                                          ; out              ;
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