延时模块.txt

关于通信原理课程设计中HDB3编解码的一个VERILOG源代码

// 延时子模块

module subdelay1(clk,din,dout);
input clk;
input [7:0]din;
output [7:0]dout;

reg [7:0]dout;

always @(posedge clk)
begin
dout=din;
end

endmodule