信号源.txt

来自「关于通信原理课程设计中HDB3编解码的一个VERILOG源代码」· 文本 代码 · 共 19 行

12阶m序列，周期为4095位
module   m12(clk,mout);
output  mout;
input    clk;
reg[11:0]     cnt;
reg     mout;
wire[11:0] d;

assign d[10:0]=cnt[11:1];
assign d[11]=cnt[6]^cnt[4] ^cnt[1] ^cnt[0];
parameter mo=12'b111111111111;

always @ (posedge clk )
    begin
       if(cnt==0)    cnt =mo;//避免全0
       else     cnt[11:0] = d[11:0];
       mout=cnt[0];
   end
endmodule