映射.txt

关于通信原理课程设计中HDB3编解码的一个VERILOG源代码

module polar(addb_out,polar_out,CLK);
  input [1:0]addb_out;
	output [1:0]polar_out;
	input CLK;
	
	reg [1:0]polar_out;
	reg even;				 //偶数为0,奇数为1;
	
	
	always @(posedge CLK)
	 if(addb_out==2'b11)
	 begin	
	   if(even==1)
	    polar_out<=2'b01;//正1;
		 else 			
		  polar_out<=2'b11;
	 end
	 else if(addb_out==2'b01||addb_out==2'b10)
	        if(even==1)
					begin
					  even<=0;
						polar_out<=2'b11;//负1;
					end											 
					else begin
					      even<=1;
								polar_out<=2'b01;
					     end	 
				else polar_out<=2'b00;
	
endmodule