分频器.txt

关于通信原理课程设计中HDB3编解码的一个VERILOG源代码

module  div32(clk_in,clk_out);
output   clk_out;
input  clk_in;
reg [4:0]   div;
reg clk_out;
initial 
div=0;
always @(posedge clk_in )
    begin
          div=div+1;  //计数
          clk_out=div[4]; //输出最高位,每计16个clk_out反转一次
    end	
endmodule




module  div128(clk_in,clk_out);
output   clk_out;
input  clk_in;
reg [6:0]   div;
reg clk_out;
initial 
div=0;
always @(posedge clk_in )
    begin
          div=div+1;  //计数
          clk_out=div[6]; //输出最高位,每计64个clk_out反转一次
    end	
endmodule