📄 instruction_register.v
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module Instruction_Register (data_out,address, data_in, load, clk, rst); parameter word_size = 16; output [word_size-1: 0] data_out; output [word_size-9:0] address; input [word_size-1: 0] data_in; input load; input clk, rst; reg [word_size-1: 0] data_out; assign address=data_out[word_size-1:word_size-8]; always @ (posedge clk or negedge rst) if (rst == 0) data_out <= 0; else if (load) data_out <= data_in; endmodule
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