clock_unit .v

来自「RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优」· Verilog 代码 · 共 11 行

module Clock_Unit (clock);
output clock;
 reg clock;
parameter delay = 0;
parameter half_cycle = 10;
initial begin
#delay clock = 0;
forever #half_cycle clock = ~clock;
end
endmodule