_primary.vhd

来自「RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优」· VHDL 代码 · 共 16 行

library verilog;
use verilog.vl_types.all;
entity Instruction_Register is
    generic(
        word_size       : integer := 16
    );
    port(
        data_out        : out    vl_logic_vector;
        address         : out    vl_logic_vector;
        data_in         : in     vl_logic_vector;
        load            : in     vl_logic;
        clk             : in     vl_logic;
        rst             : in     vl_logic
    );
end Instruction_Register;