_primary.vhd

来自「RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优」· VHDL 代码 · 共 25 行

library verilog;
use verilog.vl_types.all;
entity Alu_RISC is
    generic(
        word_size       : integer := 16;
        op_size         : integer := 12;
        NOP             : integer := 0;
        ADD             : integer := 1;
        SUB             : integer := 2;
        \AND\           : integer := 3;
        \NOT\           : integer := 4;
        RD              : integer := 5;
        WR              : integer := 6;
        BR              : integer := 7;
        BRZ             : integer := 8
    );
    port(
        alu_zero_flag   : out    vl_logic;
        alu_out         : out    vl_logic_vector;
        data_1          : in     vl_logic_vector;
        data_2          : in     vl_logic_vector;
        sel             : in     vl_logic_vector
    );
end Alu_RISC;