_primary.vhd

来自「RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优」· VHDL 代码 · 共 16 行

library verilog;
use verilog.vl_types.all;
entity Memory_Unit is
    generic(
        word_size       : integer := 16;
        memory_size     : integer := 256
    );
    port(
        data_out        : out    vl_logic_vector;
        data_in         : in     vl_logic_vector;
        address         : in     vl_logic_vector;
        clk             : in     vl_logic;
        write           : in     vl_logic
    );
end Memory_Unit;