_primary.vhd

来自「RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优」· VHDL 代码 · 共 12 行

library verilog;
use verilog.vl_types.all;
entity D_flop is
    port(
        data_out        : out    vl_logic;
        data_in         : in     vl_logic;
        load            : in     vl_logic;
        clk             : in     vl_logic;
        rst             : in     vl_logic
    );
end D_flop;