_primary.vhd

来自「RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优」· VHDL 代码 · 共 12 行

library verilog;
use verilog.vl_types.all;
entity Clock_Unit is
    generic(
        delay           : integer := 0;
        half_cycle      : integer := 10
    );
    port(
        clock           : out    vl_logic
    );
end Clock_Unit;