dafir.v

来自「6阶FIR+verliog+分布式算法（DA）」· Verilog 代码 · 共 46 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    16:19:53 10/11/07
// Design Name:    谢大钊
// Module Name:    dafir
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module dafir(table_in, table_out);

  input  [2:0] table_in;   
  output [3:0] table_out; 

  reg [3:0] table_out;

 

  always @(table_in)
  begin
    case (table_in)
      0 :     table_out =  0;
      1 :     table_out =  1;
      2 :     table_out =  3;
      3 :     table_out =  4;
      4 :     table_out =  -2;
      5 :     table_out =  -1;
      6 :     table_out =  1;
      7 :     table_out =  2;
      default : ;
    endcase
  end

endmodule