led.hier_info

适用于FPGA初学者,一个流水灯的程序,用VERILOG语言写的.

|led
reset => reset~0.IN1
clk_50mhz => clk_50mhz~0.IN2
led_out[0] <= shift_led:shift_led.port2
led_out[1] <= shift_led:shift_led.port2
led_out[2] <= shift_led:shift_led.port2
led_out[3] <= shift_led:shift_led.port2
led_out[4] <= shift_led:shift_led.port2
led_out[5] <= shift_led:shift_led.port2
led_out[6] <= shift_led:shift_led.port2
led_out[7] <= shift_led:shift_led.port2
led_out[8] <= shift_led:shift_led.port2
led_out[9] <= shift_led:shift_led.port2
led_out[10] <= shift_led:shift_led.port2
led_out[11] <= shift_led:shift_led.port2
led_out[12] <= shift_led:shift_led.port2
led_out[13] <= shift_led:shift_led.port2
led_out[14] <= shift_led:shift_led.port2
led_out[15] <= shift_led:shift_led.port2
led_out[16] <= shift_led:shift_led.port2
led_out[17] <= shift_led:shift_led.port2


|led|shift_led:shift_led
clk_5hz => led_out[16]~reg0.CLK
clk_5hz => led_out[15]~reg0.CLK
clk_5hz => led_out[14]~reg0.CLK
clk_5hz => led_out[13]~reg0.CLK
clk_5hz => led_out[12]~reg0.CLK
clk_5hz => led_out[11]~reg0.CLK
clk_5hz => led_out[10]~reg0.CLK
clk_5hz => led_out[9]~reg0.CLK
clk_5hz => led_out[8]~reg0.CLK
clk_5hz => led_out[7]~reg0.CLK
clk_5hz => led_out[6]~reg0.CLK
clk_5hz => led_out[5]~reg0.CLK
clk_5hz => led_out[4]~reg0.CLK
clk_5hz => led_out[3]~reg0.CLK
clk_5hz => led_out[2]~reg0.CLK
clk_5hz => led_out[1]~reg0.CLK
clk_5hz => led_out[0]~reg0.CLK
clk_5hz => led_out[17]~reg0.CLK
reset => led_out[16]~reg0.ACLR
reset => led_out[15]~reg0.ACLR
reset => led_out[14]~reg0.ACLR
reset => led_out[13]~reg0.ACLR
reset => led_out[12]~reg0.ACLR
reset => led_out[11]~reg0.ACLR
reset => led_out[10]~reg0.ACLR
reset => led_out[9]~reg0.ACLR
reset => led_out[8]~reg0.ACLR
reset => led_out[7]~reg0.ACLR
reset => led_out[6]~reg0.ACLR
reset => led_out[5]~reg0.ACLR
reset => led_out[4]~reg0.ACLR
reset => led_out[3]~reg0.ACLR
reset => led_out[2]~reg0.ACLR
reset => led_out[1]~reg0.ACLR
reset => led_out[0]~reg0.PRESET
reset => led_out[17]~reg0.ACLR
led_out[0] <= led_out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[1] <= led_out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[2] <= led_out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[3] <= led_out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[4] <= led_out[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[5] <= led_out[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[6] <= led_out[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[7] <= led_out[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[8] <= led_out[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[9] <= led_out[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[10] <= led_out[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[11] <= led_out[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[12] <= led_out[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[13] <= led_out[13]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[14] <= led_out[14]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[15] <= led_out[15]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[16] <= led_out[16]~reg0.DB_MAX_OUTPUT_PORT_TYPE
led_out[17] <= led_out[17]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|led|divider_5hz:divider_5hz
clk_50mhz => q[24].CLK
clk_50mhz => q[23].CLK
clk_50mhz => q[22].CLK
clk_50mhz => q[21].CLK
clk_50mhz => q[20].CLK
clk_50mhz => q[19].CLK
clk_50mhz => q[18].CLK
clk_50mhz => q[17].CLK
clk_50mhz => q[16].CLK
clk_50mhz => q[15].CLK
clk_50mhz => q[14].CLK
clk_50mhz => q[13].CLK
clk_50mhz => q[12].CLK
clk_50mhz => q[11].CLK
clk_50mhz => q[10].CLK
clk_50mhz => q[9].CLK
clk_50mhz => q[8].CLK
clk_50mhz => q[7].CLK
clk_50mhz => q[6].CLK
clk_50mhz => q[5].CLK
clk_50mhz => q[4].CLK
clk_50mhz => q[3].CLK
clk_50mhz => q[2].CLK
clk_50mhz => q[1].CLK
clk_50mhz => q[0].CLK
clk_50mhz => q[25].CLK
clk_5hz <= always1~6.DB_MAX_OUTPUT_PORT_TYPE