tt.fit.rpt

Verilog 经典实例

; Placement Effort Multiplier                                        ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                                           ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                   ; Care                           ; Care                           ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
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; Pin-Out File ;
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The pin-out file can be found in G:/Q71/2c5_v5/AD_TLC549_TEST/tt.pin.


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; Fitter Resource Usage Summary                                                                                                                                                                          ;
+---------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                                                                                                    ;
+---------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Total logic elements                        ; 595 / 5,980 ( 10 % )                                                                                                                                     ;
;     -- Combinational with no register       ; 532                                                                                                                                                      ;
;     -- Register only                        ; 8                                                                                                                                                        ;
;     -- Combinational with a register        ; 55                                                                                                                                                       ;
;                                             ;                                                                                                                                                          ;
; Logic element usage by number of LUT inputs ;                                                                                                                                                          ;
;     -- 4 input functions                    ; 97                                                                                                                                                       ;
;     -- 3 input functions                    ; 142                                                                                                                                                      ;
;     -- 2 input functions                    ; 214                                                                                                                                                      ;
;     -- 1 input functions                    ; 137                                                                                                                                                      ;
;     -- 0 input functions                    ; 5                                                                                                                                                        ;
;                                             ;                                                                                                                                                          ;
; Logic elements by mode                      ;                                                                                                                                                          ;
;     -- normal mode                          ; 365                                                                                                                                                      ;
;     -- arithmetic mode                      ; 230                                                                                                                                                      ;
;     -- qfbk mode                            ; 9                                                                                                                                                        ;
;     -- register cascade mode                ; 0                                                                                                                                                        ;
;     -- synchronous clear/load mode          ; 25                                                                                                                                                       ;
;     -- asynchronous clear/load mode         ; 15                                                                                                                                                       ;
;                                             ;                                                                                                                                                          ;
; Total registers                             ; 63 / 6,523 ( < 1 % )                                                                                                                                     ;
; Total LABs                                  ; 69 / 598 ( 12 % )                                                                                                                                        ;
; Logic elements in carry chains              ; 301                                                                                                                                                      ;
; User inserted logic elements                ; 0                                                                                                                                                        ;
; Virtual pins                                ; 0                                                                                                                                                        ;
; I/O pins                                    ; 21 / 185 ( 11 % )                                                                                                                                        ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )                                                                                                                                           ;
; Global signals                              ; 4                                                                                                                                                        ;
; M4Ks                                        ; 0 / 20 ( 0 % )                                                                                                                                           ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )                                                                                                                                       ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )                                                                                                                                       ;
; PLLs                                        ; 0 / 2 ( 0 % )                                                                                                                                            ;
; Global clocks                               ; 4 / 8 ( 50 % )                                                                                                                                           ;
; Average interconnect usage                  ; 2%                                                                                                                                                       ;
; Peak interconnect usage                     ; 3%                                                                                                                                                       ;
; Maximum fan-out node                        ; clk                                                                                                                                                      ;
; Maximum fan-out                             ; 27                                                                                                                                                       ;
; Highest non-global fan-out signal           ; bin27seg:inst1|lpm_divide:Div2|lpm_divide_78m:auto_generated|sign_div_unsign_3nh:divider|alt_u_div_mte:divider|add_sub_jec:add_sub_9|add_sub_cella[4]~77 ;
; Highest non-global fan-out                  ; 21                                                                                                                                                       ;
; Total fan-out                               ; 1547                                                                                                                                                     ;
; Average fan-out                             ; 2.50                                                                                                                                                     ;
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