tt.map.rpt

Verilog 经典实例

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;                   |add_sub_7dc:add_sub_11|     ; 7 (7)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 7 (7)        ; 0 (0)             ; 0 (0)            ; 7 (7)           ; 0 (0)      ; |tt|bin27seg:inst1|lpm_divide:Mod2|lpm_divide_tul:auto_generated|sign_div_unsign_mlh:divider|alt_u_div_sqe:divider|add_sub_7dc:add_sub_11 ; work         ;
;                   |add_sub_7dc:add_sub_9|      ; 3 (3)       ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 3 (3)        ; 0 (0)             ; 0 (0)            ; 3 (3)           ; 0 (0)      ; |tt|bin27seg:inst1|lpm_divide:Mod2|lpm_divide_tul:auto_generated|sign_div_unsign_mlh:divider|alt_u_div_sqe:divider|add_sub_7dc:add_sub_9  ; work         ;
;       |lpm_mult:Mult0|                         ; 33 (0)      ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 33 (0)       ; 0 (0)             ; 0 (0)            ; 14 (0)          ; 0 (0)      ; |tt|bin27seg:inst1|lpm_mult:Mult0                                                                                                         ; work         ;
;          |multcore:mult_core|                  ; 33 (19)     ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 33 (19)      ; 0 (0)             ; 0 (0)            ; 14 (0)          ; 0 (0)      ; |tt|bin27seg:inst1|lpm_mult:Mult0|multcore:mult_core                                                                                      ; work         ;
;             |mpar_add:padder|                  ; 14 (0)      ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 14 (0)       ; 0 (0)             ; 0 (0)            ; 14 (0)          ; 0 (0)      ; |tt|bin27seg:inst1|lpm_mult:Mult0|multcore:mult_core|mpar_add:padder                                                                      ; work         ;
;                |lpm_add_sub:adder[0]|          ; 14 (0)      ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 14 (0)       ; 0 (0)             ; 0 (0)            ; 14 (0)          ; 0 (0)      ; |tt|bin27seg:inst1|lpm_mult:Mult0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0]                                                 ; work         ;
;                   |addcore:adder|              ; 14 (0)      ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 14 (0)       ; 0 (0)             ; 0 (0)            ; 14 (0)          ; 0 (0)      ; |tt|bin27seg:inst1|lpm_mult:Mult0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0]|addcore:adder                                   ; work         ;
;                      |a_csnbuffer:result_node| ; 14 (14)     ; 0            ; 0           ; 0            ; 0       ; 0         ; 0         ; 0    ; 0            ; 14 (14)      ; 0 (0)             ; 0 (0)            ; 14 (14)         ; 0 (0)      ; |tt|bin27seg:inst1|lpm_mult:Mult0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0]|addcore:adder|a_csnbuffer:result_node           ; work         ;
+------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+---------------------------------------------------------------------------------+
; Registers Removed During Synthesis                                              ;
+----------------------------------------+----------------------------------------+
; Register name                          ; Reason for Removal                     ;
+----------------------------------------+----------------------------------------+
; bin27seg:inst1|count[15..36]           ; Lost fanout                            ;
; bin27seg:inst1|datain[3][3]            ; Stuck at GND due to stuck port data_in ;
; Total Number of Removed Registers = 23 ;                                        ;
+----------------------------------------+----------------------------------------+


+------------------------------------------------------+
; General Register Statistics                          ;
+----------------------------------------------+-------+
; Statistic                                    ; Value ;
+----------------------------------------------+-------+
; Total registers                              ; 63    ;
; Number of registers using Synchronous Clear  ; 11    ;
; Number of registers using Synchronous Load   ; 0     ;
; Number of registers using Asynchronous Clear ; 15    ;
; Number of registers using Asynchronous Load  ; 0     ;
; Number of registers using Clock Enable       ; 16    ;
; Number of registers using Preset             ; 0     ;
+----------------------------------------------+-------+


+------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed)                                                                           ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
; 8:1                ; 4 bits    ; 20 LEs        ; 12 LEs               ; 8 LEs                  ; No         ; |tt|bin27seg:inst1|Mux0    ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+


+----------------------------------------------------------------------------------------------------------------------------+
; Source assignments for bin27seg:inst1|lpm_mult:Mult0|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[0]|addcore:adder ;
+---------------------------+-------+------+---------------------------------------------------------------------------------+
; Assignment                ; Value ; From ; To                                                                              ;
+---------------------------+-------+------+---------------------------------------------------------------------------------+
; SUPPRESS_DA_RULE_INTERNAL ; A103  ; -    ; -                                                                               ;
+---------------------------+-------+------+---------------------------------------------------------------------------------+


+---------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: ADC_TLC549:inst        ;
+----------------+----------------------------------+-----------------+
; Parameter Name ; Value                            ; Type            ;
+----------------+----------------------------------+-----------------+
; CLK_FREQ       ; 00000010111110101111000010000000 ; Unsigned Binary ;
; DCLK_FREQ      ; 00000000000011110100001001000000 ; Unsigned Binary ;
+----------------+----------------------------------+-----------------+
Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings Tables in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off".