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Timing Analyzer report for even_division
Sat Sep 27 17:14:14 2008
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 6.825 ns ; reset ; cnt2[7] ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 7.814 ns ; clk_temp2 ; clk_out ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -4.345 ns ; reset ; clk_temp1 ; -- ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[7] ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+----------------------------------+-----------+-----------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6Q240C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[0] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[1] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[2] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[3] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[4] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[5] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[6] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 196.66 MHz ( period = 5.085 ns ) ; cnt1[5] ; cnt1[7] ; clk ; clk ; None ; None ; 4.824 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[0] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[1] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[2] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[3] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[4] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[5] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[6] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 198.97 MHz ( period = 5.026 ns ) ; cnt1[1] ; cnt1[7] ; clk ; clk ; None ; None ; 4.765 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[0] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[1] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[2] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[3] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[4] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[5] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[6] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 214.73 MHz ( period = 4.657 ns ) ; cnt1[3] ; cnt1[7] ; clk ; clk ; None ; None ; 4.396 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[0] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[1] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[2] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[3] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[4] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[5] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[6] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.64 MHz ( period = 4.553 ns ) ; cnt1[4] ; cnt1[7] ; clk ; clk ; None ; None ; 4.292 ns ;
; N/A ; 219.73 MHz ( period = 4.551 ns ) ; cnt2[5] ; cnt2[0] ; clk ; clk ; None ; None ; 4.290 ns ;
; N/A ; 219.73 MHz ( period = 4.551 ns ) ; cnt2[5] ; cnt2[1] ; clk ; clk ; None ; None ; 4.290 ns ;
; N/A ; 219.73 MHz ( period = 4.551 ns ) ; cnt2[5] ; cnt2[2] ; clk ; clk ; None ; None ; 4.290 ns ;
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