dds.fit.rpt

基于VHDL+FPGA的DDS信号发生设计

; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/desige/dds/dds.pin.


+------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                          ;
+---------------------------------------------+--------------------------+
; Resource                                    ; Usage                    ;
+---------------------------------------------+--------------------------+
; Total logic elements                        ; 28 / 5,980 ( < 1 % )     ;
;     -- Combinational with no register       ; 0                        ;
;     -- Register only                        ; 12                       ;
;     -- Combinational with a register        ; 16                       ;
;                                             ;                          ;
; Logic element usage by number of LUT inputs ;                          ;
;     -- 4 input functions                    ; 0                        ;
;     -- 3 input functions                    ; 15                       ;
;     -- 2 input functions                    ; 1                        ;
;     -- 1 input functions                    ; 5                        ;
;     -- 0 input functions                    ; 7                        ;
;                                             ;                          ;
; Logic elements by mode                      ;                          ;
;     -- normal mode                          ; 13                       ;
;     -- arithmetic mode                      ; 15                       ;
;     -- qfbk mode                            ; 0                        ;
;     -- register cascade mode                ; 0                        ;
;     -- synchronous clear/load mode          ; 7                        ;
;     -- asynchronous clear/load mode         ; 0                        ;
;                                             ;                          ;
; Total registers                             ; 28 / 6,523 ( < 1 % )     ;
; Total LABs                                  ; 10 / 598 ( 2 % )         ;
; Logic elements in carry chains              ; 16                       ;
; User inserted logic elements                ; 0                        ;
; Virtual pins                                ; 0                        ;
; I/O pins                                    ; 33 / 185 ( 18 % )        ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )           ;
; Global signals                              ; 1                        ;
; M4Ks                                        ; 16 / 20 ( 80 % )         ;
; Total memory bits                           ; 65,536 / 92,160 ( 71 % ) ;
; Total RAM block bits                        ; 73,728 / 92,160 ( 80 % ) ;
; PLLs                                        ; 0 / 2 ( 0 % )            ;
; Global clocks                               ; 1 / 8 ( 13 % )           ;
; Average interconnect usage                  ; 1%                       ;
; Peak interconnect usage                     ; 2%                       ;
; Maximum fan-out node                        ; clk                      ;
; Maximum fan-out                             ; 44                       ;
; Highest non-global fan-out signal           ; add_phase:u1|adderss[4]  ;
; Highest non-global fan-out                  ; 16                       ;
; Total fan-out                               ; 321                      ;
; Average fan-out                             ; 4.06                     ;
+---------------------------------------------+--------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk       ; 29    ; 1        ; 0            ; 11           ; 0           ; 44                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[0]  ; 213   ; 2        ; 16           ; 21           ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[10] ; 87    ; 4        ; 16           ; 0            ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[11] ; 23    ; 1        ; 0            ; 13           ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[12] ; 204   ; 2        ; 22           ; 21           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[13] ; 218   ; 2        ; 14           ; 21           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[14] ; 215   ; 2        ; 16           ; 21           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; fctro[15] ; 28    ; 1        ; 0            ; 12           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;