bcd_decoder.v

来自「我们的课程设计,三层电梯控制器模拟程序.用verilog HDL语言编写」· Verilog 代码 · 共 15 行

module BCD_decoder(bcd,seg);
	input [1:0] bcd;
	output [6:0]seg;
	
	reg [6:0] seg;
	
	always @(bcd) begin
		case(bcd)
			2'b00:seg[6:0] <= ~ 7'b0000110;//1
			2'b01:seg[6:0] <= ~ 7'b1011011;//2
			2'b10:seg[6:0] <= ~ 7'b1001111;//3
			2'b11:seg[6:0] <= ~ 7'b1100110;//4
		endcase
	end
endmodule