clk.v

来自「SONY公司出品的黑白CCD（44万像素）ICX229的驱动信号产生程序」· Verilog 代码 · 共 39 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    12:32:38 01/10/08
// Design Name:    
// Module Name:    clk
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module clk(clk,clk1,clk2);
  input clk;
  output clk1,clk2;
  reg clk1,clk2;

  initial
	  	begin
	   	clk1=1;
			clk2=1;
	  	end

  always@(posedge clk)
	   clk1=~clk1;
  
  always@(posedge clk1)
    	clk2<=~clk2;

endmodule