📄 test3.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 17:11:30 01/11/2008
// Design Name: shuju
// Module Name: test3.v
// Project Name: ICX229AL
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: shuju
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test3_v;
// Inputs
reg rst;
reg sclk;
// Outputs
wire sdata;
wire[15:0] datain;
wire[4:0] count;
wire[4:0] zhuangtai;
// Instantiate the Unit Under Test (UUT)
shuju uut (
.rst(rst),
.sclk(sclk),
.sdata(sdata),
.datain(datain),
.count(count),
.zhuangtai(zhuangtai)
);
always #50 sclk=~sclk;
initial begin
// Initialize Inputs
sclk = 0;
rst=1;
#10 rst=0;
#200 rst=1;
// Wait 100 ns for global reset to finish
#100000;
end
endmodule
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