mux4to1.v

来自「簡易MIPS CPU程式碼 此CPU包含 shift add sub and 」· Verilog 代码 · 共 15 行

module mux4(y, sel4, a, b, c, d);
    parameter bitwidth=32;
    input [1:0] sel4;
    input  [bitwidth-1:0] a, b, c, d;
    output [bitwidth-1:0] y;
    reg [31:0] y;
always @ (sel4 or a or b or c or d)
case (sel4)
    2'b00 : y = a;
    2'b01 : y = b;
    2'b10 : y = c;
    2'b11 : y = d;
endcase
endmodule